JPS58196679A - 仮想マシンシステムにおけるアドレス変換方式 - Google Patents
仮想マシンシステムにおけるアドレス変換方式Info
- Publication number
- JPS58196679A JPS58196679A JP57078662A JP7866282A JPS58196679A JP S58196679 A JPS58196679 A JP S58196679A JP 57078662 A JP57078662 A JP 57078662A JP 7866282 A JP7866282 A JP 7866282A JP S58196679 A JPS58196679 A JP S58196679A
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- virtual machine
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は仮想マシンシステムにおけるアドレス変換方式
に関し、特に斯かるアドレス変換方式の構成に関する。
に関し、特に斯かるアドレス変換方式の構成に関する。
（従来技術の説明）
従来から仮想マシンシステムにおいては、アドレス変換
テーブルを主記憶装置の内部に設け、仮想マシン上のア
ドレスを実アドレスに変換していた丸め、アドレス変換
の速度が低いと云う欠点があった。
テーブルを主記憶装置の内部に設け、仮想マシン上のア
ドレスを実アドレスに変換していた丸め、アドレス変換
の速度が低いと云う欠点があった。
（発明の詳細な説明）
本発明の目的は、仮想マシン織−別子と、仮想マシン上
の仮想アドレス／実アドレス識別子と、仮想マシン上の
アドレスの一部分とをアドレス変換バッファのキイ部と
して使用し、実アドレスの一部分または全部を子ドレス
変換バッファのデータ部と【７て使用して、仮想マシン
識別子と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン−Ｅでアドレスのキイ部以外の一部
分とをアドレス変換バッファのアドレスとしてアドレス
変換バッファ内容の直出し、あるいは書込みを実行する
とともに、アドレス変換バッファから続出されたデータ
のキイ部が了ドレス情報の対応する部分と一致した場合
にはデータ部を実アドレスの一部または全部とし、一致
しなかった場合にはアドレス変換テーブルからアドレス
変換部によって求めたアドレス情報を実アトレースの一
部または全部として使用することにより上記欠点を除去
し、仮想マシンシステムにおけるアドレス肇換を高速化
する方式を提供°することである。
の仮想アドレス／実アドレス識別子と、仮想マシン上の
アドレスの一部分とをアドレス変換バッファのキイ部と
して使用し、実アドレスの一部分または全部を子ドレス
変換バッファのデータ部と【７て使用して、仮想マシン
識別子と、仮想マシン上の仮想アドレス／実アドレス識
別子と、仮想マシン−Ｅでアドレスのキイ部以外の一部
分とをアドレス変換バッファのアドレスとしてアドレス
変換バッファ内容の直出し、あるいは書込みを実行する
とともに、アドレス変換バッファから続出されたデータ
のキイ部が了ドレス情報の対応する部分と一致した場合
にはデータ部を実アドレスの一部または全部とし、一致
しなかった場合にはアドレス変換テーブルからアドレス
変換部によって求めたアドレス情報を実アトレースの一
部または全部として使用することにより上記欠点を除去
し、仮想マシンシステムにおけるアドレス肇換を高速化
する方式を提供°することである。
（発明の構成と作用の説明）
本発明によるアドレス変換方式は仮想マシン７ステムに
おいて使用される実チャネル制御装置ＩＶＣ含まれる、
・ 本発明による仮想マシンシステムにおけるアドレス
変換方式はアドレス変換 １バツフアと、ア
ドレス変換部と、アドレス変換バッファ制御部と、アド
レスレジスタと、比較部と、選択部とを具備して構成し
た方式である７、アドレス変換バッファは仮想マシン識
別子ト、仮えリマシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上のアドレスの一部分とをキイ部と
して使用し、アドレス変換テーブルを格納するものであ
る、 アドレス変換テーブルのデータ部は実アドレスの
一部分、または全部から成立つ。 よってアドレス変換
部はアドレス変換テーブルによって仮想マシン上の仮想
アドレス、または実アドレスを実マシン上の実アドレス
の一部、または全部に変換するものである。
おいて使用される実チャネル制御装置ＩＶＣ含まれる、
・ 本発明による仮想マシンシステムにおけるアドレス
変換方式はアドレス変換 １バツフアと、ア
ドレス変換部と、アドレス変換バッファ制御部と、アド
レスレジスタと、比較部と、選択部とを具備して構成し
た方式である７、アドレス変換バッファは仮想マシン識
別子ト、仮えリマシン上の仮想アドレス／実アドレス識
別子と、仮想マシン上のアドレスの一部分とをキイ部と
して使用し、アドレス変換テーブルを格納するものであ
る、 アドレス変換テーブルのデータ部は実アドレスの
一部分、または全部から成立つ。 よってアドレス変換
部はアドレス変換テーブルによって仮想マシン上の仮想
アドレス、または実アドレスを実マシン上の実アドレス
の一部、または全部に変換するものである。
アドレス変換バッファ制御部はアドレス変換部によって
求めた実アドレスの一部、または全部をアドレス変換バ
ッファのデータ部に書込み、仮想マシン識別子と、仮想
マシン上の仮想アドレス／実テドレス識別子と、仮想マ
シン上のアドレスの一部トｔ−アドレス変換バッファの
キイ部に書込むものである。 アドレスレジスタはキイ
部以外であって仮想マシン上のアドレスの一部をアドレ
ス情報として使用し、アドレス変換バッファの書込み、
続出しを実行するための一時配憧装置である 比較部
はアドレス変換バッファから送出された読出′しデータ
のキイ部と、アドレスレジスタにセットされたアドレス
情報の対応する部分とが一致するか否かを検出するもの
である。 比較部によって一致が検出されたときＫは、
選択部はアドレス変換バッファからの読出しデータを実
マシンの実アドレス部の一部、または全部として選択し
、一致が検出されないときには、選択部はアドレス変換
部によパ）て求めたアドレス情報を実マシンの実アドレ
スの一部、または全部として選択する。
求めた実アドレスの一部、または全部をアドレス変換バ
ッファのデータ部に書込み、仮想マシン識別子と、仮想
マシン上の仮想アドレス／実テドレス識別子と、仮想マ
シン上のアドレスの一部トｔ−アドレス変換バッファの
キイ部に書込むものである。 アドレスレジスタはキイ
部以外であって仮想マシン上のアドレスの一部をアドレ
ス情報として使用し、アドレス変換バッファの書込み、
続出しを実行するための一時配憧装置である 比較部
はアドレス変換バッファから送出された読出′しデータ
のキイ部と、アドレスレジスタにセットされたアドレス
情報の対応する部分とが一致するか否かを検出するもの
である。 比較部によって一致が検出されたときＫは、
選択部はアドレス変換バッファからの読出しデータを実
マシンの実アドレス部の一部、または全部として選択し
、一致が検出されないときには、選択部はアドレス変換
部によパ）て求めたアドレス情報を実マシンの実アドレ
スの一部、または全部として選択する。
（実施例の説明）
次に本発明について図面を参照１７て詳細に説明する。
第１図は本発明によって仮想マシンシステムにおけるア
ドレス変換方式を実現するための一実施例を示す装置の
ブロック図であり０第１図においてアドレス変換方式を
実現する装置はアドレスレジスタｌと、アドレス変換バ
ッファ２と、比較部３と、選択部４と、アドレス変換部
むと、アドレス変換バッファ制御部６とから成立つ。
仮想マシンシステムに使用される実チヤネル制御装置に
おいて、仮想マシン識別子と、仮想マシン上の仮想アド
レス／実アドレ識別子と、仮想マシン上のアドレスとが
アドレス情報としてアドレスレジスタＩＫ与えられる。
ドレス変換方式を実現するための一実施例を示す装置の
ブロック図であり０第１図においてアドレス変換方式を
実現する装置はアドレスレジスタｌと、アドレス変換バ
ッファ２と、比較部３と、選択部４と、アドレス変換部
むと、アドレス変換バッファ制御部６とから成立つ。
仮想マシンシステムに使用される実チヤネル制御装置に
おいて、仮想マシン識別子と、仮想マシン上の仮想アド
レス／実アドレ識別子と、仮想マシン上のアドレスとが
アドレス情報としてアドレスレジスタＩＫ与えられる。
そこで、仮想マシン上のアドレスの一部が、アドレスレ
ジスタ１から信号線１０１を介ジチアトレス変換バッフ
ァ２にアドレスとして与えられる。 このアドレスに
したがって、アドレス変換バッファ２の内容が碑、出さ
れる。 アドレス変換バッファ２から読出されたデータ
のうち、仮想マシン識別子、仮想マシン上の仮想アドレ
ス／実アドレス識別子、ならびに仮想マシン上のアドレ
スのうちのアドレス変換バッファのアドレス情報となる
もの以外のデータの一部分が信号線１０４に出力される
。 比較部３ではアドレスレジスタ１から信号線１００
を介して送出すれるキイ部のデータと、信号線１０４を
介してアドレス変換バッファ２から読出され九データの
一部分とが比較される。 比較部３で両データに一致が
とれると信号＠ ｉｏｓの信号の状態が１になる。 そ
こで、選択部４では信号線１０５に続出されているアド
レス変換バッファ２の内容のデータ部を選択する。 信
号＠ １０７ではこのデータ部は実アドレスの一部とな
る。
ジスタ１から信号線１０１を介ジチアトレス変換バッフ
ァ２にアドレスとして与えられる。 このアドレスに
したがって、アドレス変換バッファ２の内容が碑、出さ
れる。 アドレス変換バッファ２から読出されたデータ
のうち、仮想マシン識別子、仮想マシン上の仮想アドレ
ス／実アドレス識別子、ならびに仮想マシン上のアドレ
スのうちのアドレス変換バッファのアドレス情報となる
もの以外のデータの一部分が信号線１０４に出力される
。 比較部３ではアドレスレジスタ１から信号線１００
を介して送出すれるキイ部のデータと、信号線１０４を
介してアドレス変換バッファ２から読出され九データの
一部分とが比較される。 比較部３で両データに一致が
とれると信号＠ ｉｏｓの信号の状態が１になる。 そ
こで、選択部４では信号線１０５に続出されているアド
レス変換バッファ２の内容のデータ部を選択する。 信
号＠ １０７ではこのデータ部は実アドレスの一部とな
る。
実アドレスは信号線１０７に送出されたデータと、信号
線１０２に送出されたデータとから成立つ。
線１０２に送出されたデータとから成立つ。
信号線１０２に送出されたデータは、アドレスレジスタ
ｌに与えられ九データのうち、変換が不要な部分である
。 上のようにして求めた実アドレスを使用して、キャ
ッシュメモリ、または主記憶装置をアクセスし、アドレ
シングする。
ｌに与えられ九データのうち、変換が不要な部分である
。 上のようにして求めた実アドレスを使用して、キャ
ッシュメモリ、または主記憶装置をアクセスし、アドレ
シングする。
比較ｗ５３で上記両データ間の一致が得られなかつ九場
合には、変換すべきデータを信号線１０３を介してアド
レス変換部５へ入力し、アドレス変換した出力を選択部
４ｆよって選択し、信号 １線１０７に出力
する。
合には、変換すべきデータを信号線１０３を介してアド
レス変換部５へ入力し、アドレス変換した出力を選択部
４ｆよって選択し、信号 １線１０７に出力
する。
このとき、アドレス変換バッファ制御部６によってアド
レスレジスタ１ｏ（＋ｉがアドレス変換されるが、アド
レス変換され友値が出力されるまで保持すべき信号は信
号線１０９を介してアドレス変換バッファ制御部６から
指示される。
レスレジスタ１ｏ（＋ｉがアドレス変換されるが、アド
レス変換され友値が出力されるまで保持すべき信号は信
号線１０９を介してアドレス変換バッファ制御部６から
指示される。
アドレス変換された値が出力された後、信号線１１０を
介してアドレス変換バッファ２に対し、キイ部とデータ
部とを書込むための指示がアドレス変換バッファ制御部
６から送出される。
介してアドレス変換バッファ２に対し、キイ部とデータ
部とを書込むための指示がアドレス変換バッファ制御部
６から送出される。
（発明の詳細な説明）
本発明には以上説明したように１実チヤネル制御装置の
アドレス変換バッファのキイ部として、仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス識別子
と、仮想マシン上＋７）７ドレスの一部とを設定し、ア
ドレス変換バッファのアドレス情報として仮想マシン上
のアドレスのキイ部以外のアドレシングの一部ｔ−７ド
レスレジスタに与え、アドレス変換バッファのキイ部が
アドレスレジスタの相当する部分の内容に一致したとき
、データ部として読出した実アドレスの一部、または全
部をアクセスすべきメモリの実アドレスの一部、または
全部として使用することにより、仮想マシンシステムに
おけるアドレス変換を高速化で＾ると云う効雫がある。
アドレス変換バッファのキイ部として、仮想マシン識別
子と、仮想マシン上の仮想アドレス／実アドレス識別子
と、仮想マシン上＋７）７ドレスの一部とを設定し、ア
ドレス変換バッファのアドレス情報として仮想マシン上
のアドレスのキイ部以外のアドレシングの一部ｔ−７ド
レスレジスタに与え、アドレス変換バッファのキイ部が
アドレスレジスタの相当する部分の内容に一致したとき
、データ部として読出した実アドレスの一部、または全
部をアクセスすべきメモリの実アドレスの一部、または
全部として使用することにより、仮想マシンシステムに
おけるアドレス変換を高速化で＾ると云う効雫がある。
第１図は本発明によって構成した仮想マシンシステムに
おけるアドレス変換方式の一実施例を示すブロック図で
ある。。 １・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部５・・・アド
レス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１Ｇ・・・信号線 特許出願人 日本電気株式会社
おけるアドレス変換方式の一実施例を示すブロック図で
ある。。 １・・・アドレスレジスタ ２・・・アドレス変換バッファ ３・・・比較部 ４・・・選択部５・・・アド
レス変換部 ６・・・アドレス変換バッファ制御部 １００〜１１Ｇ・・・信号線 特許出願人 日本電気株式会社
Claims (1)
- 実チヤネル制御装置に含まれ、仮想ｉシンシステムにお
いて使用されるアドレス変換方式において仮想マシン識
別子、仮想マシン上の仮想アドレス／実アドレス識別子
、および仮想マシン上のアドレスの一部をキイ部として
使用し、実アドレスの一部分または全部をデータ部とし
て使用したアドレス変換バッファと、アドレス変換テー
ブルによって前記仮想マシン上の仮想〜アドレスまたは
実アドレスを夷！シン上の実アドレスの一部、または全
部に変換するためのアドレス変換部と、前記アドレス変
換部によって求めた前記実アドレスの一部、または全部
を前記アドレス変換バッファのデータ部に書込み、前記
仮想マシン識別子と、前記仮想マシン上の仮世アドレス
／実アドレス識別子と前記仮想１シン上のアドレスの一
部とをアドレス変換バッファのキイ部に書込むためのア
ドレス変換バッファ制御部と、前記キイ部以外であって
藺紀仮想マシン上のアドレスの一部をアドレス情報表し
て使用し前記アドレス変換バッファの書込み、読出しを
実行するためのアドレスレジスタと、前記アドレス変換
バッファから送出された読出しデータのキイ部と、前記
アドレスレジスタにセットされ友前記アドレス情報の対
応する部分とが一致するか否かを検出するための比較部
と、＃紀比較部によって前記一致が検出され九ときには
前記アドレス変換バッファからの続出しデータを前記実
マシンの前記実アドレスの一部１ま九は全部として選択
し、前記一致が検出されないときには前記アドレス変換
部によって求め九アドレス情報を前記実マシンの前記実
アドレスの７部、まえは全部として選択する丸めの選択
部とを具備したことを特徴とする装置によって構成し九
仮想マシンシステムにおけるアドレス変換方式２
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078662A JPS58196679A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57078662A JPS58196679A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58196679A true JPS58196679A (ja) | 1983-11-16 |
Family
ID=13668066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57078662A Pending JPS58196679A (ja) | 1982-05-11 | 1982-05-11 | 仮想マシンシステムにおけるアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58196679A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105884A (en) * | 1979-02-01 | 1980-08-13 | Hitachi Ltd | Address conversion device |
-
1982
- 1982-05-11 JP JP57078662A patent/JPS58196679A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105884A (en) * | 1979-02-01 | 1980-08-13 | Hitachi Ltd | Address conversion device |
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