JPH05182471A

JPH05182471A - 機能メモリプロセッサ

Info

Publication number: JPH05182471A
Application number: JP34566991A
Authority: JP
Inventors: Izumi Hayashibara; 泉林原
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1991-12-27
Filing date: 1991-12-27
Publication date: 1993-07-23

Abstract

(57)【要約】【目的】本発明は、多数のメモリを備え、これら多数の
メモリに記憶された全部もしくは所定の一部の多数のデ
ータに並列的に所定の演算を行う機能メモリプロセッサ
に関し、多数のメモリにそれぞれ記憶された値に、メモ
リ毎にそれぞれ異なる値を加算することができ、しかも
加算演算速度の早い機能メモリプロセッサを提供する。【構成】スルー機能が付加されたフルアダーを備え、こ
のフルアダーに備えられた結果レジスタの出力をワード
メモリに戻して記憶させる機能を備えた。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、多数のメモリを備え、
これら多数のメモリに記憶された全部もしくは所定の一
部の多数のデータに並列的に所定の演算を行なう機能メ
モリプロセッサに関する。

【０００２】

【従来技術】近年の集積回路技術の進歩により、従来の
逐次形コンピュータでは計算量が厖大すぎて実用的な時
間内で処理することが難しい場合に対処するため、高い
並列性をもつ機能メモリプロセッサと呼ばれるハードウ
ェアが実現されるようになってきている。

【０００３】このような機能メモリプロセッサの一例と
して、‘「組合せ問題に対する機能メモリ形並列プロセ
ッサアーキテクチャ」安浦寛人ほか電子情報通信学
会論文誌Ａｖｏｌ．５７２−ＡＮｏ．２ｐｐ２２
２−２３０１９８９年２月’に提案されたものがあ
る。以下、この例に沿って従来の技術について説明す
る。

【０００４】図６は、従来の機能メモリプロセッサの基
本構成を示した模式図である。この機能メモリプロセッ
サ１０には、キーワードレジスタ１２、マスクレジスタ
１４、多数のワードメモリ１６（ここでは１つのみ示さ
れている）が備えられており、各レジスタ／メモリ１
２，１４，１６はアドレス部Ａｄとデータ部Ｄａｔａと
から成り、各レジスタ／メモリ１２，１４，１６には、
それぞれキーワードデータ、マスクデータ、ワードデー
タが入力、記憶される。キーワードレジスタ１２にセッ
トされたキーワードデータは、マスクレジスタ１４にセ
ットされたマスクデータにより、各ビット毎に後述する
一致検索に用いるか否かに区分される。一致検索に使用
されないビットに関しては一致するものとして取り扱わ
れる。ここでは、キーワードデータのうち、このように
して区分された一致検索に用いるビットデータのみで構
成されたデータを検索データと呼ぶ。この検索データが
各ワードメモリ１６に伝えられ、図示しない一致検出回
路により各ワードメモリ１６に記憶されたワードデータ
と検索データとの一致不一致が検出される。この一致不
一致が検出されると、各ワードメモリ１６毎に備えられ
た検索一致線１８に、一致する場合はＨレベル‘１’、
不一致の場合はＬレベル‘０’の一致信号が出力され、
論理演算回路２０にその第一のビットデータ入力端子２
２から入力される。またこの論理演算回路２０の出力端
子２４は結果レジスタ２８に接続されており、論理演算
回路２０で演算された結果が、クロックＣＬＫが結果レ
ジスタ２８に入力される所定のタイミングで該結果レジ
スタ２８にセットされる。またこの結果レジスタ２８の
出力信号Ｃは論理演算回路２０の第二のビットデータ入
力端子２６から該論理演算回路２０に入力される。この
論理演算回路２８は、アンド、オア、エクスクルーシブ
オア、及びスルーの各機能を備えている。ここで、スル
ーとは、検索一致線１８に出力された一致信号をそのま
ま通過させて結果レジスタにセットする機能をいう。

【０００５】上記のように構成された従来の機能メモリ
プロセッサにおいては、以下に示すような基本命令が用
意されている。但しここでは、以下の説明に必要な命令
のみを挙げるものとする。以下の各命令において、引数
ａｄｄｒｅｓｓ，ｄａｔａは、それぞれ前述したアドレ
ス部Ａｄ，データ部Ｄａｔａに与えられるデータを表
す。この入力が必要ないときは省略される。（Ａ）一致検索：ＲＥＦｆｕｎｃｔｉｏｎ〈ａｄｄ
ｒｅｓｓ，ｄａｔａ〉値ａｄｄｒｅｓｓ、ｄａｔａに、マスクレジスタにセッ
トされたマスクデータによるマスクを施して検索データ
を生成し、この検索データが内部バスを通じて各ワード
メモリ１６に伝送される。各ワードメモリでは、そのワ
ードメモリに記憶されたワードデータと伝送されてきた
検索データとの比較が対応する各ビット毎に行なわれ
る。尚、前述したようにマスクが施されたビットは一致
しているものとみなされる。検索一致線１８には全ビッ
トが一致したときに‘１’、１ビットでも不一致の場合
は‘０’が出力される。このようにして出力された一致
信号と、結果レジスタ２８にセットされていた値Ｃとの
間にｆｕｎｃｔｉｏｎで指定される論理演算（スルー
（ＴＨＲＵ）／アンド（ＡＮＤ）／オア（ＯＲ）／イク
スクルーシブオア（ＸＯＲ））が施され、この演算結果
が再び結果レジスタ２８にセットされる。（Ｂ）選択ワードメモリ並列書き込み：ＷＲＩＴＥＣ
〈，ｄａｔａ〉値ｄａｔａにマスクデータによるマスクを施し、対応す
る結果レジスタ２８にセットされている値が’１’のワ
ードメモリ（これを選択ワードメモリと称する）に値ｄ
ａｔａを並列に書き込む。マスクされたビットは書き換
えられない。（Ｃ）マスクレジスタ１４への書き込み：ＭＡＳＫＳＥ
Ｔ〈ａｄｄｒｅｓｓ，ｄａｔａ〉値ａｄｄｒｅｓｓ、ｄａｔａをマスクレジスタ１４に書
き込む。（Ｄ）リセット：ＲＥＳＥＴＣ全ての結果レジスタ２０に‘０’をセットする。

【０００６】以上のように定義された命令を用いて、多
数のワードメモリ１６にそれぞれ記憶されたワードデー
タにある一定の値を並列加算するには、図７に示す命令
群となる。ここでｎはアドレス部Ａｄのビット長、ｍは
データ部Ｄａｔａのビット長を表し、ここではアドレス
部Ａｄのｉ番目のビットが‘１’のワードメモリについ
て、そのデ−タ部Ｄａｔａの内容に、ビット列｛ｂ
_k ｝、ｋ＝１，２，…，ｍで表されるデータが加算され
る。

【０００７】

【発明が解決しようとする課題】ここで、上記のように
構成された機能メモリプロセッサ１０では、並列加算を
行なう場合に、加算演算１ビットあたり、加算される定
数｛ｂ_k ｝の各ビットが‘０’か‘１’かに応じて５命
令ないし７命令必要となり、しかも‘ｉｆ’文によるｂ
_k ＝０かｂ_k ＝１かの判断が必要となり、したがって加
算演算を実行するのに時間がかかるという問題がある。
また、‘ｉｆ’文が必要なため加算される定数｛ｂ_k ｝
は予め知られている必要があり、しかも各ワードメモリ
１６に記憶されている各ワードデータ｛ａ_k ｝_j に対し
（ｊはワードメモリの番号を表す）、どのワードメモリ
１６に対しても同一の１つの定数｛ｂ_k ｝を加算するこ
としかできず、このように加算演算に大きな制限を伴っ
ているという問題もある。

【０００８】本発明は、上記問題に鑑み、多数のワード
メモリにそれぞれ記憶された値に、各ワードメモリ毎に
異なる値をそれぞれ加算することができ、しかも加算演
算速度の早い機能メモリプロセッサを提供することを目
的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
の本発明の機能メモリプロセッサは、（ａ）キーワードデータがセットされるキーワードレジ
スタ（ｂ）該キーワードレジスタにセットされたキーワード
データを構成する各ビットデータのうち一致検索に用い
るビットデータと用いないビットデータとを区分するマ
スクデータがセットされるマスクレジスタ（ｃ）多数のワードデータをそれぞれ記憶する多数のワ
ードメモリ（ｄ）該多数のワードメモリのそれぞれに対応して備え
られた、第一のビットデータ入力端子と、第二のビット
データ入力端子と、キャリーフラグがセットされるキャ
リーレジスタと、加算結果がセットされる、出力端子が
上記第二のビットデータ入力端子と接続された結果レジ
スタとを有し、上記第一のビットデータ入力端子から入
力されたビットデータをそのまま通過させて結果レジス
タにセットするスルー機能が付加されたフルアダーを備
え、上記多数の各ワードメモリが、（ｅ）該ワードメモリに対応するフルアダーの上記第一
のビットデータ入力端子と接続された検索一致線（ｆ）該フルアダーの上記第二のビットデータ入力端子
と接続された結果出力線（ｇ）該ワードメモリを構成する各メモリセル毎に備え
られた、キーワードレジスタにセットされたキーワード
データを構成する各ビットデータのうち一致検索に用い
るビットデータで構成された検索データを構成する、該
メモリセルに対応する検索ビットデータと該メモリセル
に記憶されたビットデータとの一致不一致を検索し、該
ワードメモリに記憶されたワードデータと検索データと
の一致と不一致とを区別する一致信号が検索一致線に出
力されるように、該検索一致線にビット一致信号を出力
する一致検出回路（ｈ）該ワードメモリを構成する各メモリセル毎に備え
られた、ビット線を経由して入力されたビットデータと
結果出力線を経由して入力された結果レジスタの出力ビ
ットデータとを切換えて該各メモリセルに入力する切換
回路を備えたことを特徴とするものである。

【００１０】また、上記本発明の機能メモリプロセッサ
において、上記多数の各ワードメモリが、（ｉ）上記検索ビットデータを上記検索一致線に出力す
るスルー機能を備えていることが好ましい。

【００１１】

【作用】本発明の機能メモリプロセッサは、上記（ｄ）
のスルー機能が付加されたフルアダーを備え、このフル
アダーに備えられた結果レジスタの出力を結果出力線
（上記（ｆ））を経由してワードメモリに戻し、切換回
路（上記（ｈ））で切り換えてこの結果レジスタの出力
をワードメモリに入力するようにしたため、各ワードメ
モリ中のデータ領域Ｄａｔａを２つのデータ領域Ａ、Ｂ
と観念したとき、これら２つのデータ領域Ａ、Ｂに記憶
されたデータを互いに加算してその結果をデータ領域Ａ
もしくはデータ領域Ｂに記録することができ、したがっ
て各ワードメモリｊに記憶されている、各ワードメモリ
ｊ毎に異なる２つの数｛ａ_k ｝_j ，｛ｂ_k ｝_j を加算す
ることができる。また、この加算は、後述するように、
各ビットあたり５ステップ（５命令）で済み、上記２つ
の数｛ａ_k ｝_j ，｛ｂ_k ｝_j は未知数でよくしたがって
‘ｉｆ’文も不要であり、このため高速な加算演算が可
能となる。

【００１２】また上記本発明の機能メモリプロセッサに
おいて、各ワードメモリが上記（ｉ）のスルー機能を備
えた場合、検索データが被加算定数｛ｂ_k ｝として用い
られ、この場合、各ワードメモリに同一の値｛ｂ_k ｝_j
＝｛ｂ_k ｝を記憶させることなく、前述した従来例と同
様に、各ワードメモリに記憶された値｛ａ_k ｝_j に各ワ
ードメモリに共通の定数｛ｂ_k ｝を加算することができ
るが、この場合も、後述するように、１ビットあたり５
ステップ（５命令）で加算が行なわれ、また値｛ｂ_k ｝
は未知数であってもよく‘ｉｆ’文も不要であるため、
この場合も従来と比べ高速な加算演算が可能となる。

【００１３】

【実施例】以下、本発明の実施例について説明する。図
１は、本発明の機能メモリプロセッサの一実施例の基本
構成を示した模式図である。この機能メモリプロセッサ
１００には、従来例（図６参照）と同様に、キーワード
レジスタ１２０、マスクレジスタ１４０、多数のワード
メモリ１６０（ここでは１つのみ示されている）が備え
られているが、各レジスタ／メモリ１２０，１４０，１
６０はアドレス部Ａｄと２つのデータ部Ａ、Ｂが備えら
れているものと観念される。ここで２つのデータ部Ａ、
Ｂを観念するのは、以下の説明の都合上のことであっ
て、従来例の場合と同様な１つのデータ部Ｄａｔａを上
位ビット側と下位ビット側とに分けてそれぞれをデータ
部Ａ、データ部Ｂと称してもよい。各レジスタ／メモリ
１２０，１４０，１６０には、従来例の場合と同様に、
キーワードデータ、マスクデータ、ワードデータが入
力、記憶される。尚、ここでは、マスクデータは、
‘０’のビットがマスクをかけることに対応している。

【００１４】キーワードデータのうちマスクデータでマ
スクされていない部分のみからなる検索データは、各ワ
ードメモリ１６０に伝えられ、この図１には図示されて
いない一致検出回路により各ワードメモリ１６０に記憶
された各ワードデータと検索データとの一致不一致が検
出され、各ワードメモリ１６０毎に備えられた検索一致
線１８０に、一致する場合は‘１’、不一致の場合は
‘０’の一致信号が出力される。このワードメモリ１６
０の構造については後述する。

【００１５】また各ワードメモリ１６０に対応して各フ
ルアダー２００が備えられている。このフルアダー２０
０には、２つの入力端子２０２，２０４、キャリーレジ
スタ２０６、結果レジスタ２０８が備えられており、２
つの入力端子２０２，２０４から入力された各ビットデ
ータが互いに加算されるとともにキャリーインフラグＣ
_inが加算され、その加算結果は結果レジスタにセットさ
れ、キャリーアウトフラグＣ_out がキャリーレジスタ２
０６にセットされる。このフルアダー２００の２つの入
力端子２０２，２０４のうちの一方の入力端子２０２に
は上記検索一致線１８０が接続されており、他方の入力
端子２０４には結果レジスタ２０８の出力端子に接続さ
れた結果出力線２１０が接続されている。この結果出力
線２１０は、さらにワードメモリ１６０にも接続されて
いる。またこのフルアダー２００には入力端子２０２か
ら入力されたビットデータ（一致信号）をそのまま通過
させて結果レジスタ２０８にセットするスルー機能が付
加されている。

【００１６】図２は、ワードメモリを構成するｉ番目の
メモリセルを表わした回路図である。図２の上側には左
右方向にワード線１６１が延び、下側には左右方向に互
いに逆論理の信号Ｃ、Ｃ´が伝送される一対の結果出力
線１６０，１６０´が延び、図の左右には図の縦方向
に、互いに逆論理の信号Ｂ、Ｂ´が伝送される一対のビ
ット線１６２，１６２´が延びている。

【００１７】このメモリはＳＲＡＭ構造を有しており、
入力セレクト信号ＷＳが‘０’の場合は一対のビット線
１６２、１６２´から入力されるビットデータが記憶さ
れ、あるいは記憶されたビットデータが一対のビット線
１６２、１６２´を経由して出力される。また入力セレ
クト信号ＷＳが‘１’の場合は、一対の結果出力線２１
０、２１０´の信号Ｃ，Ｃ´、即ち図１に示す結果レジ
スタ２０８にセットされた信号が入力されるモードとな
る。

【００１８】また、このメモリセルにはライトネーブル
信号ＷＥ_i が入力されるように構成されており、このラ
イトネーブル信号ＷＥ_i が‘０’の場合はこのメモリセ
ルはアクセスされないマスクがかけられた状態となり、
‘１’の場合はこのメモリセルにアクセスが可能なマス
クが解除された状態となる。またこのメモリセルの記憶
内容は互いに逆論理の信号ｍ，ｍ´として各メモリセル
毎に備えられた、以下に述べる一致検索回路に入力され
る。

【００１９】図３は、図２に示す各メモリセル毎に備え
られた一致検索回路を示した回路図である。この一致検
索回路にはスルー機能も付加されている。キーワードレ
ジスタ１６０にセットされたキーワードデータのうち、
このメモリに対応するビットデータＢ_i ，Ｂ_i ´がビッ
ト線対１６２、１６２´を経由して入力され、メモリセ
ル（図２参照）に記憶されたビットデータｍ，ｍ´との
イクスクルーシブオア（ＸＯＲ）が演算され、そのイク
スクルーシブオア信号ＸＯＲがノード１６３に現れる。
このイクスクルーシブオア信号ＸＯＲは、スルー信号Ｔ
ｈｒｕが‘０’の場合ノード１６４に伝送される。尚、
スルー信号Ｔｈｒｕが‘１’の場合はノード１６４には
検索ビットデータＢの逆論理の信号Ｂ´が出力される。
さらに各ビット毎のリードイネーブル信号ＲＥ_i が
‘１’の場合、このイクスクルーシブオア信号ＸＯＲが
ノード１６５にまで伝達される。このリードイネーブル
信号ＲＥ_i は、対応する検索ビットデータが‘１’のと
き、即ちマスクがかけられていないときリードイネーブ
ル状態‘１’となり、対応する検索ビットデータが
‘０’のとき、即ちマスクがかけられているときは
‘０’となってノード１６５は接地される。

【００２０】ここで検索一致線１８０に一致信号ＭＬを
出力するには、先ず信号Ｓ１が‘１’となって検索一致
線１８０に電荷をチャージし、その後該信号Ｓ１を
‘０’とする。その後この図３に示す一致検出回路によ
りイクスクルーシブオア信号ＸＯＲを得、このワードメ
モリの全てのビットについてイクスクルーシブオア信号
ＸＯＲが決定された後信号Ｓ２が‘１’となる。このと
き１ビットでも不一致であればそのビットについてイク
スクルーシブオア信号ＸＯＲが‘１’となり検索一致線
１８にチャージされた電荷は放電されることになる。し
たがって検索一致線１８０には検索データとワードデー
タが一致すると‘１’、１ビットでも相違すると‘０’
の一致信号ＭＬが出力されることになる。尚、マスクさ
れているビットに関してはリードネーブル信号ＲＥ_i が
‘０’となり、したがってノード１６５には、ビット線
を経由して入力された検索ビットデータＢ，Ｂ´とメモ
リセルに記憶されたビットデータｍ、ｍ´とが一致して
いる場合と同じ‘０’が出力される。即ちマスクがかけ
られたビットに関しては一致しているものとみなされる
ことになる。またマスクがかけられていない状態におい
てスルー信号Ｔｈｒｕが‘１’のときはノード１６５に
は信号Ｂ´が現れ、したがって検索ビットデータＢ_i が
‘０’，‘１’のときは、このビットについては検索一
致線１８０にそれぞれ‘０’，‘１’が出力されること
になる。

【００２１】また、図１に示す機能メモリプロセッサ１
００について、従来の機能メモリプロセッサ（図６参
照）と異なる回路部分として、ワードメモリ１６０以外
にフルアダー２００が備えられているが、このフルアダ
ー２００の回路構成そのものについては広く知られた技
術であるため、ここではその回路構成についての図示及
び説明は省略する。また、このフルアダー２００におい
て各ビット毎に順次演算を行なうためにワードメモリ１
６０のうちの所定のビットのデータをフルアダ−２００
に送り他のビットについてはマスクしておく等の各種制
御についても当然に行われるものとし、ここでは特に説
明は行なわない。

【００２２】以下に、図１に示す機能メモリプロセッサ
において、従来例おいて示した命令に追加，変更される
命令を示す。（Ｅ）ＲＥＦＡＤＤ＜ａｄｄｒｅｓｓ，ｄａｔ
ａＡ，ＤａｔａＢ＞キーワードレジスタ１２０のアドレス部Ａｄ，データ部
Ａ，データ部Ｂにそれぞれ値ａｄｄｒｅｓｓ，ｄａｔａ
Ａ，ｄａｔａＢをセットし、キーワードレジスタ１６０
にセットされた内容もしくはキーワードレジスタ１６に
セットされた内容とメモリセルに記憶された内容とのア
ンドを、マスクされていないビットに関して検索一致線
１８０に出力する。キーワードレジスタ１６にセットさ
れた内容を出力するか、あるいはキーワードレジスタ１
６０にセットされた内容とメモリセルに記憶された内容
とのアンドを出力するかはスルー信号Ｔｈｒｕによって
決定される。図３に示すようにスルー信号Ｔｈｒｕが’
１’ならばキーワードレジスタ１６０の内容、スルー信
号Ｔｈｒｕが’０’ならばキーワードレジスタ１６０の
内容とメモリセルの内容とのアンドが出力される。ここ
でスルー信号Ｔｈｒｕは、アドレス部Ａｄ，データ部
Ａ，データ部Ｂのそれぞれに応じてＴｈｒｕ＿Ａｄ，Ｔ
ｈｒｕ＿Ａ，Ｔｈｒｕ＿Ｂと表記する。

【００２３】また、この命令によりフルアダー２００の
スルー機能は解除されてこのフルアダー２００が加算を
行う状態とされる。尚、キーワードレジスタ１６０のア
ドレスＡｄにセットされる値Ａｄｄｒｅｓｓと一致しな
い値がアドレス部Ａｄに記憶されているワードメモリ１
６０については、その検索一致線１８０には常に’０’
が出力される。

【００２４】（Ｆ）ＷＲＩＴＥＣ＜ａｄｄｒｅｓ
ｓ，ｄａｔａＡ，ＤａｔａＢ＞前述した従来例の場合の命令（Ｂ）がこの命令に置換さ
れる。結果レジスタ２０８にセットされている内容Ｃ、
またはキーワードレジスタ１２０の対応するビットにセ
ットされているデータのうちマスクされていないビット
に対するデータを対応するメモリセルに書き込む。ただ
し各ワードメモリ１６０のアドレス部Ａｄに記憶されて
いるアドレスが値Ａｄｄｒｅｓｓでないワードメモリ１
６０については書込みは行われずそのメモリセルの内容
がそのまま保持される。ここで、結果レジスタ２０８に
セットされている内容Ｃをメモリセルに書き込むか、あ
るいはキーワードレジスタ１２０にセットされている内
容をメモリセルに書き込むかは、入力セレクト信号ＷＳ
（図２参照）によって決定され、ＷＳ＝０ならばビット
線１６２，１６２’を経由して入力されるキーワードレ
ジスタ１２０側の信号Ｂ，Ｂ’、ＷＳ＝１ならば結果出
力線２１０，２１０’を経由して入力される信号Ｃが書
き込まれる。

【００２５】以下、入力セレクト信号ＷＳを、アドレス
部Ａｄ，データ部Ａ，データ部Ｂに応じて、ＷＳ＿Ａ
ｄ，ＷＳ＿Ａ，ＷＳ＿Ｂと表記する。（Ｇ）ＲＥＳＥＴＳＩＧ・Ｔｈｒｕ＿Ａｄ＝Ｔｈｒｕ＿Ａ＝Ｔｈｒｕ＿Ｂ＝０とし、かつ・ＷＳ＿Ａｄ＝ＷＳ＿Ａ＝ＷＳ＿Ｂ＝０とする。

【００２６】（Ｈ）ＴＨＲＵ＿ＡＯＮＴｈｒｕ＿Ａ＝１とする。Ｔｈｒｕ＿Ａｄ，Ｔｈｒｕ＿
Ｂについても同様である。（Ｉ）ＴＨＲＵ＿ＡＯＦＦＴｈｒｕ＿Ａ＝０とする。Ｔｈｒｕ＿Ａｄ，Ｔｈｒｕ＿
Ｂについても同様である。

【００２７】（Ｊ）ＷＳ＿ＡＯＮＷＳ＿Ａ＝１とする。ＷＳ＿Ａｄ，ＷＳ＿Ｂについても
同様である。（Ｋ）ＷＳ＿ＡＯＦＦＷＳ＿Ａ＝０とする。ＷＳ＿Ａｄ，ＷＳ＿Ｂについても
同様である。尚、他の命令については、データ部がデータ部Ａとデー
タ部Ｂに分割されており、したがってアドレス部Ａｄを
含めて＜＞内に３つの値ａｄｄｒｅｓｓ，ｄａｔａＡ，
ｄａｔａＢが表記されることを除き、前述した従来例と
同様であるため、ここでは説明は省略する。

【００２８】以上のように定義された命令を用いて、多
数の各ワードメモリ１６０のデータ部Ａに記憶されたデ
ータ｛ａ_k ｝_j （ｊはワードメモリの番号を表わす）と
データ部Ｂに記憶された｛ｂ_k ｝_j の加算を行い、同じ
ワードメモリ１６０のデータ部Ａに加算後の値を記録す
る場合には、図４に示す命令群となる。ここでｎはアド
レス部Ａｄのビット長，ｍは各データ部Ａ，Ｂのそれぞ
れのビット長を表わし、ここではアドレス部Ａｄのｉ番
目のビットが’１’のワードメモリについてのみ加算演
算が行われる。

【００２９】図４に示すように、先ず初期化作業とし
て、全ての結果レジスタ２０８に’０’がセットされ
（命令（１））、Ｔｈｒｕ＿Ａｄ＝Ｔｈｒｕ＿Ａ＝Ｔｈ
ｒｕ＿Ｂ＝０（検索一致線１８０に検索結果を出力す
る）とされ、ＷＳ＿Ａｄ＝ＷＳ＿Ａ＝ＷＳ＿Ｂ＝０（メ
モリセルをキーワードレジスタ１２０側（ビット線１６
２，１６２’側）に接続する（図２参照））とされ（命
令（２））、このうちＷＳ＿Ａのみ’１’（メモリセル
を結果出力線２１０，２１０’側に接線する）とされる
（命令（３））。

【００３０】次に、データＡ，データＢのｍビットにつ
いて各ビット毎に以下の（４）〜（８）の５命令が繰り
返される。先ず、マスクレジスタ１４０にそれぞれの値
を設定する（命令（４））。ここではマスクレジスタ１
４０のｎビットからなるアドレス部Ａｄのｉ番目のビッ
トのみに’１’がセットされ、データ部Ａについてはｍ
ビットすべてが’０’とされ、データ部Ｂについてはｍ
ビット中のｋ番目のビットのみが’１’（即ちマスク解
除）とされる。即ち、ここでは各ワードメモリ１６０の
アドレス部Ａｄのｉ番目のビットに’１’が記憶されて
いるワードメモリについてのみ処理が行われることとな
り、またデータ部Ａについては全ての操作が無視される
こととなる。次に命令（５）において各選択されたワー
ドメモリ（アドレス部Ａｄのｉ番目のビットが’１’で
あるワードメモリをいう）のデータ部Ｂのｋ番目のビッ
トデータが検索一致線１８０に出力され、フルアダー２
００がスルー状態とされて結果レジスタ２０８にそのｋ
番目のビットデータが保持される。次に命令（６）にお
いてデータ部Ａのｋ番目のマスクが解除され、次に、フ
ルアダー２００において、出力されたデータ部Ａのｋ番
目のビットデータと結果レジスタ２０８にセットされて
いるデータ部Ｂのｋ番目のビットデータとの加算演算が
行われ（命令（７））、その後、加算結果（加算演算後
の結果レジスタ２０８の内容Ｃ）がワードメモリ１６０
のデータ部Ａのｋ番目のメモリセルに記憶される（命令
（８））。この（４）〜（８）の命令がｍ回繰り返され
て加算演算が完了する。

【００３１】このように、本実施例においては、各ビッ
ト毎に繰り返される命令は図４に示す（４）〜（８）の
５ステップで済み、したがって従来よりも高速な加算演
算が可能となる。また各ワードメモリ１６０のデータ部
Ａに記憶された｛ａ_k ｝_j とデータ部Ｂに記憶された内
容｛ｂ_k ｝_j を各ワードメモリ毎に加算することができ
るという、従来にない機能を備えた機能メモリプロセッ
サとなる。

【００３２】また、本実施例においては、各メモリセル
にスルー機能が付加されているため、次にこの機能を用
いて各選択されたワードメモリのデータ部Ａに記憶され
た各値｛ａ_k ｝_j に一定の定数｛ｂ_k ｝を加算する、従
来と同様な加算演算について説明する。図５は、この加
算演算を行うための命令群を表わした図である。ここで
は図４に示す各命令と相違する命令についてのみ説明す
る。

【００３３】命令（１），（２）については図４の場合
と同様であり、命令（３）においてＴｈｒｕ＿Ｂ＝１、
即ちデータ部Ｂについて、図３に示すようにビット線１
６２，１６２’を経由して入力された信号がそのまま検
索一致線１８０に出力される状態とされる。また命令
（４）において、ＷＳ＿Ａ＝１、即ちデータ部Ａについ
て、入力セレクト信号ＷＳ（図２参照）によりメモリセ
ルへの入力線が結果出力線を１０側に切り換えられる。

【００３４】次に加算データ｛ａ_k ｝_j 、被加算データ
｛ｂ_k ｝のビット長ｍだけ以下の（５）〜（９）の５命
令が繰り返される。命令（５）については、図４におけ
る命令（３）と同一であり、それぞれの値がマスクレジ
スタ１４０にセットされる。命令（６）において、フル
アダー２００がスルー状態され、値ｂ_k が結果レジスタ
２０８にセットされる。

【００３５】命令（７）については、図４における命令
（５）と同一である。命令（８）については、各選択さ
れてたワードメモリ１６０のデータ部Ａのｋ番目のビッ
トデータａ_k が読出され、このａ_k に結果レジスタ２０
８にセットされている値ｂ_k が加算される。この加算結
果は、命令（８）により選択されている各ワードメモリ
１６０のデータ部Ａのｋ番目のメモリセルに格納され
る。

【００３６】このように、この場合も各ビット毎の演算
は５ステップ（命令（５）〜（９））で済み、しかも’
ｉｆ’文も不要であり、従来と比べ高速な加算演算が可
能となる。

【００３７】

【発明の効果】以上詳細に説明したように、本発明の機
能メモリプロセッサは、スルー機能が付加されたフルア
ダーを備え、このフルアダーに備えられた結果レジスタ
の出力を結果出力線を経由してワードメモリに戻して記
憶させる機能を備えたため、各ワードメモリ中の２つの
データ部Ａ，Ｂにそれぞれ記憶された値｛ａ_k ｝_j ，
｛ｂ_k ｝_j を高速並列加算することができる。

【００３８】また、各ワードメモリにスルー機能を付加
した場合は、従来と同様な各ワードメモリに記憶された
値｛ａ_k ｝_j に定数｛ｂ_k ｝を加算することができ、し
かも従来よりも高速に加算演算を行うことができる。

【図面の簡単な説明】

【図１】本発明の機能メモリプロセッサの一実施例の基
本構成を示した模式図である。

【図２】図１に示す機能メモリプロセッサの各ワードメ
モリを構成するｉ番目のメモリセルを表わした図であ
る。

【図３】図２に示す各メモリセル毎に備えられた一致検
索回路を示した回路図である。

【図４】加算演算を行う命令群を示した図である。

【図５】加算演算を行う他の命令群を示した図である。

【図６】従来の機能メモリプロセッサの基本構成を示し
た模式図である。

【図７】図６に示す従来の機能メモリプロセッサにおけ
る、加算演算を行う命令群を示した図である。

【符号の説明】

１２０キーワードレジスタ１４０マスクレジスタ１６０ワードメモリ１６１ワード線１６２，１６２’ ビット線１８０検索一致線２００フルアダー２０６キャリーレジスタ２０８結果レジスタ２１０，２１０’ 結果出力線

Claims

【特許請求の範囲】

【請求項１】キーワードデータがセットされるキーワ
ードレジスタ、該キーワードレジスタにセットされたキーワードデータ
を構成する各ビットデータのうち一致検索に用いるビッ
トデータと用いないビットデータとを区分するマスクデ
ータがセットされるマスクレジスタ、多数のワードデータをそれぞれ記憶する多数のワードメ
モリ、および該多数のワードメモリのそれぞれに対応し
て備えられた、第一のビットデータ入力端子と、第二の
ビットデータ入力端子と、キャリーフラグがセットされ
るキャリーレジスタと、加算結果がセットされる、出力
端子が前記第二のビットデータ入力端子と接続された結
果レジスタとを有し、前記第一のビットデータ入力端子
から入力されたビットデータをそのまま通過させて前記
結果レジスタにセットするスルー機能が付加されたフル
アダーを備え、前記多数の各ワードメモリが、該ワードメモリに対応する前記フルアダーの前記第一の
ビットデータ入力端子と接続された検索一致線、該フルアダーの前記第二のビットデータ入力端子と接続
された結果出力線、該ワードメモリを構成する各メモリセル毎に備えられ
た、前記キーワードレジスタにセットされたキーワード
データを構成する各ビットデータのうち前記一致検索に
用いるビットデータで構成された検索データを構成する
該メモリセルに対応する検索ビットデータと該メモリセ
ルに記憶されたビットデータとの一致不一致を検索し、
該ワードメモリに記憶されたワードデータと前記検索デ
ータとの一致と不一致とを区別する一致信号が前記検索
一致線に出力されるように、該検索一致線にビット一致
信号を出力する一致検出回路、および該ワードメモリを
構成する各メモリセル毎に備えられた、ビット線を経由
して入力されたビットデータと前記結果出力線を経由し
て入力された前記結果レジスタの出力ビットデータとを
切換えて該各メモリセルに入力する切換回路を備えたこ
とを特徴とする機能メモリプロセッサ。
【請求項２】前記多数の各ワードメモリが、前記検索
ビットデータを前記検索一致線に出力するスルー機能を
備えたことを特徴とする請求項１記載の機能メモリプロ
セッサ。