JP3821911B2 - メモリ初期化制御方式 - Google Patents
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Description
【発明の属する技術分野】
本発明は、メモリの記憶内容の初期化技術に関する。
【0002】
【従来の技術及び発明が解決しようとする課題】
マイクロプロセッサ(CPU)を使用したシステムは、図11に示されるように、プログラムROM、RAM、入出力制御装置(I/O)等の周辺回路が、アドレスバス、データバス、コントロールバス等の各種バスによって、CPUに接続されている。そして、システムの起動時又は各種処理の起動時等においては、初期化処理(イニシャライズ)が実行されることにより、これらの周辺回路内に残存しているデータが初期化され、この結果、誤った情報処理が防止される。
【0003】
近年、各種装置の実現のためにほとんどと言っていいほどCPUが使用され、最近特に、CPUの処理能力の向上に伴い、システムの規模が増大している。更に、大量の情報を扱うイメージ/画像処理においては、システムに搭載されるメモリの記憶容量が増大する傾向にあり、数十メガバイト程度の記憶容量はごく一般的になってきている。そして、搭載されるメモリの記憶容量が大きくなれば、システム立上げ時等におけるメモリの初期化処理に要する時間もかかり、システムの起動が完了するまでにかなりの時間を要する結果となる。
【0004】
例えば、1クロックサイクルを250ナノ秒として、16メガバイトの記憶容量を有するメモリの記憶内容を初期化するためには、バイトアクセス方式を用いた場合に約4.2秒、ワードアクセス方式を用いた場合に約2.1秒の時間が必要となる。
【0005】
また、ソフトウエア処理によって初期化処理が実行される場合には、初期化に要するステップ数を加味した時間が必要となる。
スタンドアロンマシン等の、個別に存在するシステムでは、その起動に多少の時間がかかっても、周囲のシステム環境に与える影響は少ない。
【0006】
しかし、ネットワーク又は他のシステムに接続されて各種サービスを提供等しているシステムでは、その起動に時間がかかると、上記サービスの提供等が中段され、場合によっては、ネットワークに接続された他のシステム又は上記サービスを要求した他のシステム等のシステムダウンを引き起こす要因にもなる。
【0007】
そのような事態を回避するためにも、システムを迅速に起動する必要があり、最近の傾向としてその記憶容量が増大しているメモリの初期化処理を、速やかに完了することが課題となっている。
【0008】
従来のCPUを用いたシステムでは、図11に示されるように、CPUとROM、RAM等のメモリとが接続され、初期化処理の実行時に、ROM(プログラムROM)に書き込まれているメモリの初期化ルーチンが呼び出され、CPUが直接、メモリの各記憶領域に“0”を書き込んでゆく方式が一般的である。
【0009】
また、メモリが、CPUからアクセスされるアドレスに基づいて動作する機能とは別に、アドレスカウンタ、書込み制御回路等の特別なハードウエアを搭載して、初期化処理の実行時に、そのアドレスカウンタと書込み制御回路が起動されることによりメモリの各記憶領域に“0”が書き込まれてゆく、ハードウエア初期化方式も存在する。
【0010】
初期化の目的は、CPU又は周辺I/Oがメモリに記憶されているデータを最初に読み出したときに、そのデータの値がある特定の固定値(通常は“0”)になることを保証するためである。
【0011】
しかし、上述した従来の、CPUがROMに記憶されている初期化ルーチンを実行する方式又は特別なハードウエアが初期化処理を実行する方式では、メモリの記憶容量に比例してその初期化に要する時間が増大してしまうという問題点を有している。即ち、メモリの記憶容量が2倍になれば、その初期化に要する時間も2倍になってしまう。
【0012】
また、従来、ROMに記憶されているデータをRAMに転送した後にそのRAM内のデータの書換えを可能とさせる、画像メモリ等のデータ書換えシステムにおいては、上記転送に要する時間だけ待ってから上記書換え処理が開始されるため、この場合にも、RAMの記憶容量に比例して、そのRAMに対する書換え処理が実行可能な状態になるまでの時間が増大してしまうという問題点を有していた。
【0013】
本発明の課題は、システムの起動時又は各種処理の起動時等において、メモリの記憶内容の初期化処理を不要とすることにある。
【0014】
【課題を解決するための手段】
本発明の一の態様は、メモリの記憶内容を初期化するためのメモリ初期化制御方法を前提とする。
【0015】
まず、メモリへのアクセス状態が記録される。
そして、その記録されたアクセス状態に従って、メモリに記録されたデータの出力と固定値の出力とが選択的に切り替えられる。
【0016】
上述の発明の構成によれば、メモリに対して初期化処理を実行しなくても、内容が書き換わっていないメモリのアドレスからは、必ず固定値(例えば“0”)が出力されるように動作させることができ、仮想的なメモリクリアを実現できる。
【0017】
本発明の他の態様として、以下の構成を有する。
本発明は、メモリの記憶内容を初期化する機構を有するメモリ装置を前提とする。
【0018】
まず、アクセス保証データ記憶回路(第2DRAM203、408)は、通常データを記憶する通常データ記憶回路(第1DRAM202、407)とは別に設けられ、その通常データ記憶回路におけるアドレスに1対1に対応するアドレスを指定可能であって、その各アドレスに、その各アドレスに対応する通常データ記憶回路上のアドレスに対する通常データのアクセス状態を示すアクセス保証データを記憶する。
【0019】
次に、第1の制御回路(保証ビット比較/ジェネレート回路204、リード・モディファイ・ライトタイミング生成回路409、リード時データレジスタ423、ライト時データレジスタ422、ナンド回路430、入力ゲート431)は、通常データ記憶回路の所望のアドレスへの通常データのアクセス動作時に、その所望のアドレスに対応するアクセス保証データ記憶回路上のアドレスに、アクセス動作に対応するアクセス保証データを設定する。この第1の制御回路は、例えば、通常データ記憶回路の所望のアドレスへの通常データの書込み動作時に、その所望のアドレスに対応するアクセス保証データ記憶回路上のアドレスに、通常データの書込みが発生したことを示す情報を含むアクセス保証データを設定する。また、この第1の制御回路は、通常データ記憶回路の所望のアドレスからの通常データの読出し動作時に、その所望のアドレスに対応するアクセス保証データ記憶回路上のアドレスに、通常データの読出しが発生したことを示す情報を含むアクセス保証データを更に設定するように構成することもできる。
【0020】
そして、第2の制御回路(保証ビット比較/ジェネレート回路204、ラッチ416、ビットマスク回路417、418、ビット比較回路419、比較データレジスタ420、比較ビットレジスタ421、セレクタ413)は、通常データ記憶回路の所望のアドレスからの通常データの読出し動作時に、その所望のアドレスに対応するアクセス保証データ記憶回路上のアドレスに記憶されているアクセス保証データに基づいて、所望のアドレスに対応する通常データ記憶回路上のアドレスの通常データを選択して出力するか否かを決定する。より具体的には、第2の制御回路は、通常データ記憶回路の所望のアドレスからの通常データの読出し動作時に、その所望のアドレスに対応するアクセス保証データ記憶回路上のアドレスに記憶されているアクセス保証データが、通常データの書込みが発生したことを示す情報を含んでいる場合においてのみ、所望のアドレスに対応する通常データ記憶回路上のアドレスの通常データを選択して出力する。更に、第2の制御回路は、通常データ記憶回路の所望のアドレスからの通常データの読出し動作時に、その所望のアドレスに対応するアクセス保証データ記憶回路上のアドレスに記憶されているアクセス保証データが、通常データの書込みが発生したことを示す情報を含んでいない場合には、固定値のデータ、又はデフォルトデータ記憶回路に記憶されたデフォルトデータを選択して出力する。
【0021】
上述の発明の構成によれば、通常データ記憶回路に対して初期化処理を実行しなくても、内容が書き換わっていない通常データ記憶回路のアドレスからは、必ず固定値(例えば“0”)が出力されるように動作させることができ、仮想的なメモリクリアを実現できる。
【0022】
また、内容が書き換わっていない通常データ記憶回路のアドレスからは、固定値ではなく特定のROM等からのデフォルト値が出力されるように構成されることにより、例えば、ROMのデータをデフォルトとすることができ、書換えが行われた記憶内容のみがRAMから読み出される。これにより、例えば、ROMの内容をRAMに転送する必要なく、書換え可能なROM等が構築可能となる。
【0023】
上述の発明の構成において、アクセス保証データ記憶回路はダイナミックランダムアクセスメモリであり、アクセス保証データに含まれる、通常データの書込みが発生したことを示す情報は、メモリ装置への電源の投入時に、アクセス保証データ記憶回路の各アドレスに出現することのないデータ値を有するように構成することができる。
【0024】
この発明の構成により、安価なDRAMを用いて、初期化時間を大幅に短縮可能なメモリシステムを構成することが可能となる。
又は、アクセス保証データに含まれる、通常データの書込みが発生したことを示す情報は、その通常データに対するサムチェック演算又は巡回冗長符号演算の結果得られるサムチェックデータ又は巡回冗長符号データであり、第2の制御回路は、通常データ記憶回路の所望のアドレスからの通常データの読出し動作時に、その読み出された通常データに対してサムチェック演算又は巡回冗長符号演算を実行し、その演算結果が、所望のアドレスに対応するアクセス保証データ記憶回路上のアドレスに記憶されているアクセス保証データであるサムチェックデータ又は巡回冗長符号データと一致する場合においてのみ、通常データ記憶回路から読み出された通常データを選択して出力するように構成することができる。
【0025】
この発明の構成によっても、安価なメモリ素子を用いて、初期化時間を大幅に短縮可能なメモリシステムを構成することが可能となる。
ここまでの発明の構成において、通常データの書込みが発生したことを示す情報のデータ値と第2の制御回路が通常データの書込みが発生したことを示す情報を検出するための判定値の組を、複数の組の中で切り換える制御データ切換え回路(比較データレジスタ420、比較ビットレジスタ421、リード時データレジスタ423、ライト時データレジスタ422)を更に含み、その制御データ切換え回路による切換え動作によって、通常データ記憶回路の全ての記憶内容を瞬時にクリアするように構成することができる。
【0026】
この発明の構成により、通常データの書込みが発生したことを示す情報のデータ値と第2の制御回路が通常データの書込みが発生したことを示す情報を検出するための判定値の組を切り換える操作のみで、通常データ記憶回路の全記憶領域のメモリクリアが実現され、画像メモリ等における記憶内容の瞬時のクリア操作が可能となる。
【0027】
或いは、通常データの書込みが発生したことを示す情報のデータ値と第2の制御回路が通常データの書込みが発生したことを示す情報を検出するための判定値の組を、通常データ記憶回路及びアクセス保証データ記憶回路の複数のアドレス領域毎に個別に設定し切り換えることによって、そのアドレス領域毎にその記憶内容を瞬時にクリアするように構成することができる。
【0028】
この発明の構成により、通常データ記憶回路上の複数のアドレス領域毎に、その記憶内容の瞬時のクリア操作が可能となる。
本発明の更に他の態様として、以下の構成を有する。
【0029】
まず、カウンタ回路(カウンタ812)は、通常データを記憶する通常データ記憶回路(第1RAM801)に対する通常データの書込み動作毎にカウントアップする。
【0030】
カウント値記憶回路(第2RAM802)は、通常データ記憶回路とは別に設けられ、その通常データ記憶回路におけるアドレスに1対1に対応するアドレスを指定可能であって、その各アドレスに、カウンタ回路のカウント値を記憶する。
【0031】
アドレスデータ記憶回路(第3RAM803)は、通常データ記憶回路及びカウント値記憶回路とは別に設けられ、カウンタ回路のカウント値に1対1に対応するアドレスを指定可能であって、その各アドレスに、通常データ記憶回路に対して指定されるアドレスに対応するアドレスデータを記憶する。
【0032】
第3の制御回路(入力ゲート807)は、通常データ記憶回路の所望のアドレスへの通常データの書込み動作時に、その所望のアドレスに対応するカウント値記憶回路上のアドレスに、現在のカウンタ回路のカウント値を書き込む。
【0033】
第4の制御回路(セレクタ811、入力ゲート808)は、通常データ記憶回路の所望のアドレスへの通常データの書込み動作時に、アドレスデータ記憶回路上の現在のカウンタ回路のカウント値に対応するアドレスに、所望のアドレスに対応するアドレスデータを書き込む。
【0034】
第5の制御回路(第1比較回路818、第2比較回路819、アンド回路817、セレクタ810)は、通常データ記憶回路の所望のアドレスからの通常データの読出し動作時に、現在のカウンタ回路のカウント値と、その所望のアドレスに対応するカウント値記憶回路上のアドレスに記憶されているカウント値と、そのカウント値に対応するアドレスデータ記憶回路上のアドレスに記憶されているアドレスデータとに基づいて、所望のアドレスに対応する通常データ記憶回路上のアドレスの通常データを選択して出力するか否かを決定する。より具体的には、第5の制御回路は、通常データ記憶回路の所望のアドレスからの通常データの読出し動作時に、現在のカウンタ回路のカウント値が0ではなく、かつその所望のアドレスに対応するカウント値記憶回路上のアドレスに記憶されているカウント値が現在のカウンタ回路のカウント値未満であって、かつ記憶されているカウント値に対応するアドレスデータ記憶回路上のアドレスに記憶されているアドレスデータが示すアドレス所望のアドレスに一致する場合においてのみ、通常データ記憶回路から読み出された通常データを選択して出力する、
以上の発明の構成によって、電源投入直後に記憶内容が全く保証されないような、DRAM以外の任意のメモリ素子においても、瞬時のメモリクリア操作が実現される。
【0035】
【発明の実施の形態】
以下、図面を参照しながら、本発明の各実施の形態につき詳細に説明する。
<第1の実施の形態>
図1(a) は、第1の実施の形態において使用されるメモリLSIチップの構成図である。
【0036】
このメモリLSIチップは、ダイナミックRAM(DRAM)チップである。このDRAMチップは、ローアドレス信号(RAS)とコラムアドレス信号(CAS)とが供給されることにより、特定の1ビットの記憶領域に対してリード動作又はライト動作を実行することができる。
【0037】
DRAMには、その外部からの入力データ又はその外部への出力データの状態とそれを構成するセルの内部データの保持状態とが、同じ状態であるTrueセルと、反転している状態であるNotセルとがある。
【0038】
DRAMの品種によりこの2種類のセルの並び方異なるが、一般にDRAMは規則的に配置されているため、電源オン時においてセルにチャージが無い状態であるときには、TrueセルとNotセルの並びにより、図1(a) に示されるように、“0”が出力されるアドレス領域と“1”が出力されるアドレス領域が存在する。
【0039】
そこで、本発明の第1の実施の形態では、図1(b) に示されるように、上述の特性を有するDRAMチップが3チップ並べられ、例えば3ビットを1アクセス単位(1アドレス)とする特別なメモリ素子が構成される。
【0040】
このメモリ素子の特徴として、電源投入時には、図1(a) で説明したDRAMチップの特性により、図1(b) に示されるように構成されたメモリ素子の各アドレスの3ビットデータは、必ず“000”又は“111”の何れかとなる。
【0041】
図2は、上述の特別なメモリ素子を使用した本発明の第1の実施の形態の原理構成図である。
図2において、第2DRAM203が、図1(b) に示される特別なメモリ素子に対応し、各アドレスには、3ビットデータ(以下、保証ビットデータという)が記憶される。
【0042】
第1DRAM202には、通常データが記憶され、この各アドレスは、第2DRAM203の各アドレスに1対1に対応している。
本発明の第1の実施の形態では、第1DRAM202の所望のアドレスに通常データが新たに書き込まれた場合に、第2DRAM203の上記アドレスに対応するアドレスに記憶される保証ビットデータの値が、書込済みを示す値にセットされる。図1を用いて前述したように、第2DRAM203の各アドレスに記憶される保証ビットデータは、電源投入直後は、必ず“000”又は“111”の何れかとなるため、上述の書込済を示す値はこれらの値以外の値に設定される(具体例については図3を用いて後述する)。以後、第1DRAM202の所望のアドレスから通常データが読み出される場合に、そのアドレスに対応する第2DRAM203のアドレスに記憶されている保証ビットデータの値が書込済みを示している場合に、上記第1DRAM202から読み出された通常データがリードデータとしてデータバス207に出力され、上記保証ビットデータの値が書込済みを示していない場合には、強制的に固定値“0”がリードデータとしてデータバス207に出力される。
【0043】
このようにして、第1DRAM202に対して初期化処理を実行しなくても、内容が書き換わっていない第1DRAM202のアドレスからは、必ず固定値“0”が出力されることになり、仮想的なメモリクリアが実現される。これが、本発明に関連する特徴である。
【0044】
以下に、本発明の第1の実施の形態の、より詳細な動作について説明する。
今、特には図示しないCPUが、アドレスバス206及びデータバス207に第1DRAM202にアクセスするためのアドレスデータ及び通常データであるライトデータをそれぞれ出力すると共に、ライトイネーブル信号208をアクティブにしてライト動作を指定する。この結果、上記アドレスデータがアドレスバス206から第1DRAM202に入力すると共に、上記ライトデータがデータドライバ201(ライトイネーブル信号208がアクティブになると動作する)を介して第1DRAM202に入力する。これにより、上記アドレスデータに対応する第1DRAM202のアドレスに、ライトデータが書き込まれる。
【0045】
これと同時に、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスが指定される。
【0046】
保証ビット比較/ジェネレート回路204は、第1の制御状態において、ライトイネーブル信号208がアクティブである場合に、第2DRAM203の上記アドレスに対して、図3(a) の左列として示される設定データ“n01”を書き込む。ここで、“n”は、それが指定されているビット(この場合は、ビットb2)に対して何も書き込まれないことを示している。この結果、第2DRAM203の上記アドレスに記憶される保証ビットデータのうち、ビットb1が“0”に、またビットb0(最下位ビット)が“1”に変更され、ビットb2(最上位ビット)は元の値が残される。
【0047】
上記第1の制御状態におけるライト動作時の保証ビットデータ制御動作によって、図3(b) の(1) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が初期状態“000”である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“001”に変化する。
【0048】
また、図3(b) の(2) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が初期値状態“111”である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“101”に変化する。
【0049】
また、図3(b) の(3) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が今までライト動作のみが実行されていた後の状態“001”(図3(b) の(1) 又は(3) 自身)である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“001”を維持する。
【0050】
また、図3(b) の(4) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が今までライト動作のみが実行されていた後の状態又は既にライト動作とリード動作とが実行された後の状態であってその値が“101”である場合に(図3(b) の(2) 又は(4) 自身又は後述する(5) 、或いは、後述する図3(c) の(4) 又は(5) )、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“101”を維持する。
【0051】
更に、図3(b) の(5) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が今までリード動作のみが実行されていた後の状態“100”(後述する図3(c) の(1) 又は(2) 又は(3) )である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“101”に変化する。
【0052】
図3(b) の(6) については後述する。
一方、特には図示しないCPUが、アドレスバス206に第1DRAM202にアクセスするためのアドレスデータを出力すると共に、ライトイネーブル信号208をインアクティブにしてリード動作を指定すると、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスが指定される。
【0053】
保証ビット比較/ジェネレート回路204は、第1の制御状態において、ライトイネーブル信号208がインアクティブである場合に、第2DRAM203の上記アドレスに対して、図3(a) の右列として示される設定データ“10n”を書き込む。この結果、第2DRAM203の上記アドレスに記憶される保証ビットデータのうち、ビットb2が“1”に、またビットb1が“0”に変更され、ビットb0は元の値が残される。
【0054】
上記第1の制御状態におけるリード動作時の保証ビットデータ制御動作によって、図3(c) の(1) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が初期状態“000”である場合に、そのアドレスに対してリード動作が実行されると、その保証ビットデータの値は“100”に変化する。
【0055】
また、図3(c) の(2) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が初期値状態“111”である場合には、そのアドレスに対してリード動作が実行された場合に、例外的にその保証ビットデータの値は“100”に変化させられる。これを実現するために、ラッチ416の3ビットの出力値とライトイネーブル信号WEとを入力とするナンド(NAND)回路430と、ナンド回路430の出力によって制御されるゲート回路431とが設けられている。ナアンド回路430は、ラッチ416にラッチされている第2DRAM408における現在の保証ビットデータの値がオール“1”で、かつリード動作時においてライトイネーブル信号WEがインアクティブ(ハイレベル=“1”)である場合においてのみ、“0”を出力する。ゲート回路431は、ナンド回路430の出力が“1”のときは、リード時データレジスタ423の出力値をそのまま通過させ、ナンド回路430の出力が“0”のときは、リード時データレジスタ423の出力値のうちビットb0(最下位ビット)を“0”にして出力する。この結果、第2DRAM408の上記アドレスには、値“100”を有する保証ビットデータが書き込まれる。
【0056】
次に、図3(c) の(3) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が今までリード動作のみが実行されていた後の状態“100”(図3(c) の(1) 又は(2) 又は(3) 自身)である場合に、そのアドレスに対してリード動作が実行されると、その保証ビットデータの値は“100”を維持する。
【0057】
また、図3(c) の(4) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が今までライト動作のみが実行されていた後の状態“001”(図3(b) の(1) 又は(3) )である場合に、そのアドレスに対しライト動作が実行されると、その保証ビットデータの値は“101”に変化する。
【0058】
更に図3(c) の(5) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が今までライト動作のみが実行されていた後の状態又は既にライト動作とリード動作とが実行された後の状態であってその値が“101”である場合に(図3(b) の(2) 又は(4) 又は(5) 、或いは、図3(c) の(4) 又は(5) 自身)、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“101”を維持する。
【0059】
図3(c) の(6) については後述する。
以上説明した第1の制御状態のもとでのライト動作時及びリード動作時の保証ビットデータ制御動作の詳細からわかるように、第1DRAM202の所望のアドレスに対して通常データのライト動作が実行されると、そのアドレスに対応する第2DRAM203のアドレスに記憶される保証ビットデータの内容は、図3(b) の(1) 〜(6) 或いは図3(c) の(4) 又は(5) に示されるように、その下位2ビット(ビットb1とb0)が必ず“01”に変化し、逆に、保証ビットデータの下位2ビットが“01”である場合には、その保証ビットデータが記憶されるアドレスに対応する第1DRAM202のアドレスに対して、必ずライト動作が実行されてその内容が書き換わっていることがわかる。
【0060】
以上の事実に基づいて、第1の制御状態において、保証ビット比較/ジェネレート回路204及びデータセレクタ205は、以下に説明する制御動作を実行する。
【0061】
即ち、特には図示しないCPUが、アドレスバス206に第1DRAM202にアクセスするためのアドレスデータを出力すると共に、ライトイネーブル信号208をインアクティブにしてリード動作を指定すると、上記アドレスデータがアドレスバス206から第1DRAM202に入力することにより、上記アドレスデータに対応する第1DRAM202のアドレスから、リードデータが読み出される。このリードデータは、データセレクタ205に入力する。
【0062】
これと同時に、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスから保証ビット比較/ジェネレート回路204に、保証ビットデータが読み出される。
【0063】
第1の制御状態において、保証ビット比較/ジェネレート回路204は、ライトイネーブル信号208がインアクティブである場合に、上記読み出された保証ビットデータのうち下位2ビット(ビットb1とb0)が“01”であるか否かを判定する。
【0064】
その結果、上記読み出された保証ビットデータのうち下位2ビットが“01”である場合には、保証ビット比較/ジェネレート回路204はデータセレクタ205に対して、第1DRAM202から読み出されたリードデータを選択してデータバス207に出力させる。
【0065】
逆に、上記読み出された保証ビットデータのうち下位2ビットが“01”でない場合は、保証ビット比較/ジェネレート回路204はデータセレクタ205に対して、固定値“0”をリードデータとしてデータバス207に出力させる。
【0066】
このようにして、第1DRAM202に対して初期化処理を実行しなくても、内容が書き換わっていない第1DRAM202のアドレスからは、必ず固定値“0”が出力されることになり、仮想的なメモリクリアが実現される。
【0067】
次に、図2に示されるメモリが画像処理等において使用される画像メモリである場合の使用例について説明する。
今、上述の第1の制御状態のもとで、例えば第1DRAM202の全アドレスに対して画面走査処理等のリード処理が実行された後、その全記憶内容がクリア(画面クリア)される場合には、特には図示しないCPUから保証ビット比較/ジェネレート回路204に対し、次のような第2の制御状態が設定される。
【0068】
まず、特には図示しないCPUが、アドレスバス206及びデータバス207に第1DRAM202にアクセスするためのアドレスデータ及びライトデータを出力すると共に、ライトイネーブル信号208をアクティブにしてライト動作を指定すると、上記アドレスデータが第2DRAM203にも入力することによって、そのアドレスデータに対応する第2DRAM203のアドレスが指定される。
【0069】
保証ビット比較/ジェネレート回路204は、第2の制御状態において、ライトイネーブル信号208がアクティブである場合に、第2DRAM203の上記アドレスに対して、図3(d) の左列として示される設定データ“n1n”を書き込む。この結果、第2DRAM203の上記アドレスに記憶される保証ビットデータのうち、ビットb1が“1”に変更され、ビットb2とb0は元の値が残される。
【0070】
ここで、前述したように例えば第1DRAM202の全アドレスに対して画面走査処理等のリード処理が実行された後は、第2DRAM203の全てのアドレスに記憶されている全ての保証ビットデータの内容は、図3(c) に示されるように、“100”又は“101”の何れかの状態になっている。
【0071】
今、上記第2の制御状態におけるライト動作時の保証ビットデータ制御動作によって、図3(e) の(1) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第1の制御状態から移行した直後の初期状態“100”である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“110”に変化する。
【0072】
また図3(e) の(2) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第1の制御状態から移行した直後の初期値状態“101”である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“111”に変化する。
【0073】
また、図3(e) の(3) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第2の制御状態に移行した後に今までライト動作のみが実行されていた後の状態“110”(図3(e) の(1) 又は(3) 自身)である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“110”を維持する。
【0074】
また図3(e) の(4) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第2の制御状態に移行した後にやはり今までライト動作のみが実行されていた後の状態“111”(図3(e) の(2) 又は(4) 自身)である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“111”を維持する。
【0075】
また、図3(e) の(5) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第2の制御状態に移行した後に今までリード動作のみが実行されていた後の状態“000”(後述する図3(f) の(1) 又は(2) 又は(3) )である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“010”に変化する。
【0076】
更に、図3(e) の(6) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が既にライト動作とリード動作とが実行された後の状態“010”である場合に(図3(e) の(5) 又は(6) 自身、或いは、図3(f) の(4) 又は(5) 又は(6) )、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“010”を維持する。
【0077】
一方、特には図示しないCPUが、アドレスバス206に第1DRAM202にアクセスするためのアドレスデータを出力すると共に、ライトイネーブル信号208をインアクティブにしてリード動作を指定すると、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスが指定される。
【0078】
保証ビット比較/ジェネレート回路204は、第2の制御状態において、ライトイネーブル信号208がインアクティブである場合に、第2DRAM203の上記アドレスに対して、図3(d) の右列として示される設定データ“0n0”を書き込む。この結果、第2DRAM203の上記アドレスに記憶される保証ビットデータのうち、ビットb2とb0が共に“0”に変更され、ビットb1は元の値が残される。
【0079】
上述の第2の制御状態におけるリード動作時の保証ビットデータ制御動作によって、図3(f) の(1) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第1の制御状態から移行した直後の初期状態“100”である場合に、そのアドレスに対してリード動作が実行されると、その保証ビットデータの値は“000”に変化する。
【0080】
また図3(f) の(2) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第1の制御状態から移行した直後の初期値状態“101”である場合に、そのアドレスに対してリード動作が実行されると、その保証ビットデータの値はやはり“000”に変化する。
【0081】
また、図3(f) の(3) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第2の制御状態に移行した後に今までリード動作のみが実行されていた後の状態“000”(図3(f) の(1) 又は(2) 又は(3) 自身)である場合に、そのアドレスに対してリード動作が実行されると、その保証ビットデータの値は“000”を維持する。
【0082】
また、図3(f) の(4) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第2の制御状態に移行した後に今までライト動作のみが実行されていた後の状態“110”(図3(e) の(1) 又は(3) )である場合に、そのアドレスに対しライト動作が実行されると、その保証ビットデータの値は“010”に変化する。
【0083】
更に、図3(f) の(5) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が第2の制御状態に移行した後にやはり今までライト動作のみが実行されていた後の状態“111”(図3(e) の(2) 又は(4) )である場合に、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“010”に変化する。
【0084】
更に図3(f) の(6) に示されるように、第2DRAM203の所望のアドレスの保証ビットデータの内容が既にライト動作とリード動作とが実行された後の状態“010”である場合に(図3(e) の(5) 又は(6) 、或いは、図3(f) の(4) 又は(5) 又は(6) 自身)、そのアドレスに対してライト動作が実行されると、その保証ビットデータの値は“010”を維持する。
【0085】
以上説明した第2の制御状態のもとでのライト動作時及びリード動作時の保証ビットデータ制御動作の詳細からわかるように、第1DRAM202の所望のアドレスに対して通常データのライト動作が実行されると、そのアドレスに対応する第2DRAM203のアドレスに記憶される保証ビットデータの内容は、図3(e) の(1) 〜(6) 或いは図3(f) の(4) 〜(6) に示されるように、ビットb1が必ず“1”に変化し、逆に、保証ビットデータのうちのビットb1が“1”である場合には、その保証ビットデータが記憶されるアドレスに対応する第1DRAM202のアドレスに対して、必ずライト動作が実行されてその内容が書き換わっていることがわかる。
【0086】
以上の事実に基づいて、第2の制御状態において、保証ビット比較/ジェネレート回路204及びデータセレクタ205は、以下に説明する制御動作を実行する。
【0087】
即ち、特には図示しないCPUが、アドレスバス206に第1DRAM202にアクセスするためのアドレスデータを出力すると共に、ライトイネーブル信号208をインアクティブにしてリード動作を指定すると、上記アドレスデータがアドレスバス206から第1DRAM202に入力することにより、上記アドレスデータに対応する第1DRAM202のアドレスから、リードデータが読み出される。このリードデータは、データセレクタ205に入力する。
【0088】
これと同時に、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスから保証ビット比較/ジェネレート回路204に、保証ビットデータが読み出される。
【0089】
第2の制御状態において、保証ビット比較/ジェネレート回路204は、ライトイネーブル信号208がインアクティブである場合に、上記読み出された保証ビットデータのうちビットb1が“1”であるか否かを判定する。
【0090】
その結果、上記読み出された保証ビットデータのうちのビットb1が“1”である場合には、保証ビット比較/ジェネレート回路204はデータセレクタ205に対して、第1DRAM202から読み出されたリードデータを選択してデータバス207に出力させる。
【0091】
逆に、上記読み出された保証ビットデータのうちのビットb1が“1”でない場合は、保証ビット比較/ジェネレート回路204はデータセレクタ205に対して、固定値“0”をリードデータとしてデータバス207に出力させる。
【0092】
このようにして、第1の制御状態のもとで例えば第1DRAM202の全アドレスに対して画面走査処理等のリード処理が実行された後に、特には図示しないCPUから保証ビット比較/ジェネレート回路204に対して、第2の制御状態が設定されることによって、第1DRAM202に対して改めてメモリクリア処理を実行しなくても、その全内容を仮想的に瞬時にクリアすることができる。
【0093】
続いて、上述の第2の制御状態のもとで、例えば第1DRAM202の全アドレスに対して画面走査処理等のリード処理が実行された後、その全記憶内容が再びクリア(画面クリア)される場合には、特には図示しないCPUによって、保証ビット比較/ジェネレート回路204での制御状態が、上述した第2の制御状態から前述した第1の制御状態に再び切り替えられる。
【0094】
この切替えの直後に、特には図示しないCPUが、アドレスバス206に第1DRAM202にアクセスするためのアドレスデータを出力すると共に、ライトイネーブル信号208をインアクティブにしてリード動作を指定すると、上記アドレスデータがアドレスバス206から第1DRAM202に入力することによって、上記アドレスデータに対応する第1DRAM202のアドレスから、リードデータが読み出される。このリードデータは、データセレクタ205に入力する。
【0095】
これと同時に、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスから保証ビット比較/ジェネレート回路204に、保証ビットデータが読み出される。この保証ビットデータは、第2の制御状態から移行した後の初期状態“010”を示している。
【0096】
前述したように、第1の制御状態においては、保証ビット比較/ジェネレート回路204は、ライトイネーブル信号208がインアクティブである場合に、上述の読み出された保証ビットデータのうち下位2ビット(ビットb1とb0)が“01”であるか否かを判定する。
【0097】
その結果、上述の、第2の制御状態から移行した後の保証ビットデータの初期状態“010”において、その下位2ビットは“01”ではない。従って、保証ビット比較/ジェネレート回路204はデータセレクタ205に対して、固定値“0”をリードデータとしてデータバス207に出力させる。
【0098】
このようにして、第2の制御状態のもとで例えば第1DRAM202の全アドレスに対し画面走査処理等のリード処理が実行された後に、特には図示しないCPUから保証ビット比較/ジェネレート回路204に対して、再び第1の制御状態が設定されることにより、第1DRAM202に対して改めてメモリクリア処理を実行しなくても、その全内容を仮想的に瞬時にクリアすることができる。
【0099】
続いて、以上説明した本発明の第1の実施の形態の機能を実現する具体的な実施例について、図4の回路構成図と図5及び図6のタイミングチャートに基づいて説明する。
【0100】
なお、図4〜図6の説明では、全ての信号は、それがローレベルのときにアクティブ状態を示し、それがハイレベルのときにインアクティブ状態を示すものとする。即ち、全ての回路は、負論理に従って動作する。
【0101】
図4において、第1DRAM407は、図2の第1DRAM202に対応し、通常データを記憶する。第1DRAM407は、Low側8ビット+High側8ビットのデータ部と、それぞれに対応した1ビットずつ(1ビット×2)のパリティビット部とから構成される。
【0102】
また図4において、第2DRAM408は、図2の第2DRAM203に対応し、保証ビットデータを記憶する。第2DRAM203は、Low側8ビットのデータ部とHigh側8ビットのデータ部のそれぞれに対応した3ビットずつの保証ビットデータ部(3ビット×2)から構成される。従って、この構成では、Low側8ビットのデータ部とHigh側8ビットのデータ部に対して個別に、メモリクリア処理を実行することが可能である。
【0103】
また、図4において、セレクタ413及びラッチ415は、図2のデータセレクタ205に対応する。
更に、図4において、リード・モディファイ・ライトタイミング生成回路409、ラッチ416、ビットマスク回路417、418、ビット比較回路419、比較データレジスタ420、比較ビットレジスタ421、ライト時データレジスタ422、リード時データレジスタ423、及びオア回路428は、図2の保証ビット比較/ジェネレート回路204に対応する。
リード動作時における実施例の詳細動作
まず、入力ゲート401は、常にアクティブ状態(ローレベル:0V(ボルト))のイネーブル信号ENを与えられており、特には図示しないクロック発生回路からのクロックCLK(Clock:図5(a) 、図6(a) )と、特には図示しないCPUからのメモリリード信号RD(メモリRead:図5(d) 、図6(d) )及びメモリライト信号(メモリWrite:図5(e) 、図6(e) )を常に入力している。
【0104】
タイミング発生回路406及びリード・モディファイ・ライトタイミング生成回路409は、入力ゲート401を介して入力するクロックCLKに同期して動作する。
【0105】
特には図示しないCPUにおいて、リード命令が実行されると、まず、アドレスデータがアドレスバス424に出力される(図5(b) のt1)。
入力ゲート402は、常にアクティブ状態(ローレベル:0V)のイネーブル信号ENを与えられており、アドレスバス206上のアドレスデータを常に入力している。
【0106】
入力ゲート402の出力側に配置されるアドレスデコーダ(アドレスDEC)410は、アドレスバス424に出力されたアドレスデータをデコードした結果、そのデコードされたアドレスがそのアドレスデコーダ自身が含まれるメモリ装置宛てのものである場合には、タイミング発生回路406に出力されるチップセレクト信号CSを、アクティブにする(図5(f) のt2)。
【0107】
タイミング発生回路406は、チップセレクト信号CSがアクティブになると、入力ゲート401を介して入力するクロックCLKが最初にハイレベルからローレベルになるのに同期して、1クロックサイクルの間、セレクタ412に供給されるアドレス選択信号ADSELをアクティブとする。この結果、アドレスバス424にアドレスが出力されてから最初の1クロックサイクルの間は、アドレス選択信号ADSELがインアクティブとなることにより(図5(k) のt1〜t4)、セレクタ412は、入力ゲート402及び後述するセレクタ411を介してアドレスバス424から入力するアドレスデータの上位9ビットからなるローアドレスデータ(ローADR)を選択し、それを第1DRAM407に出力する(図5(l) 参照)。また、アドレスバス424にアドレスが出力されてから次の1クロックサイクルの間は、アドレス選択信号ADSELがアクティブとなることにより(図5(k) のt4〜t9)、セレクタ412は、上記アドレスデータの下位9ビットからなるコラムアドレスデータ(コラムADR)を選択し、それを第1DRAM407に出力する(図5(l) 参照)。
【0108】
上記動作と並行して、タイミング発生回路406は、チップセレクト信号CSがアクティブになった後、クロックCLKが最初にローレベルからハイレベルになるのに同期して、ローアドレス信号RASをアクティブにし(図5(i) のt3)、クロックCLKが次にローレベルからハイレベルになるのに同期して、コラムアドレス信号CASをアクティブにする(図5(j) のt6)。
【0109】
この結果、第1DRAM407は、ローアドレス信号RASがアクティブになるタイミング(図5(i) のt3)において、セレクタ412から出力されているローアドレスデータ(図5(l) )を取り込み、それに続いてコラムアドレス信号CASがアクティブになるタイミング(図5(j) のt6)において、セレクタ412から出力されているコラムアドレスデータ(図5(l) )を取り込む。
【0110】
また、アドレスデータがアドレスバス424に出力された後(図5(b) のt1)に、特には図示しないCPUから入力ゲート401を介してタイミング発生回路406に入力しているメモリリード信号RD(メモリRead)がアクティブになる(図5(d) のt4)。
【0111】
タイミング発生回路406は、メモリリード信号RDがアクティブになると、アウトプットイネーブル信号OEをアクティブにする(図5(g) のt5)。この結果、第1DRAM407は、タイミングt1〜t9の間に入力したローアドレスデータ及びコラムアドレスデータ(図5(l) )に対応するアドレスから、通常データを読み出す(図5(c) のt8)。
【0112】
第1DRAM407から読み出された通常データは、タイミング発生回路406から出力されるアウトプットイネーブル信号OEがインアクティブになるタイミング(図5の(g) のt16 )で、ラッチ415にラッチされる。
【0113】
タイミング発生回路406から出力されるアウトプットイネーブル信号OEがインアクティブになった後、第1DRAM407は、通常データの出力を停止する(図5(c) のt19 )。更に、特には図示しないCPUから入力ゲート401を介してタイミング発生回路406に入力しているメモリリード信号RDがインアクティブになった後(図5(d) のt18 )、上記CPUからアドレスバス206へのアドレスデータの出力が停止するタイミング(図5(b) のt20 )で、アドレスデコーダ410からタイミング発生回路406に出力されるチップセレクト信号CSがインアクティブになり、上記CPUから第1DRAM407へのリード動作が完了する。
【0114】
上記第1DRAM407に対するリード動作と並行して、本発明に特に関連する、第2DRAM408に対する保証ビットデータ制御動作が実行される。
まず、第2DRAM408は、第1DRAM407の場合と同様に、タイミング発生回路406が出力するローアドレス信号RASがアクティブになるタイミング(図5(i) のt3)において、セレクタ412から出力されているローアドレスデータ(図5(l) )を取り込み、それに続いてコラムアドレス信号CASがアクティブになるタイミング(図5(j) のt6)において、セレクタ412から出力されているコラムアドレスデータ(図5(l) )を取り込む。
【0115】
またリード・モディファイ・ライトタイミング生成回路409は、タイミング発生回路406が出力するアウトプットイネーブル信号OEがアクティブになると、アウトプットイネーブル信号OE2を1クロックサイクルだけアクティブにする(図5(m) のt7〜t11 )。これに同期して、第2DRAM408は、タイミングt1〜t9の間に入力したローアドレスデータ及びコラムアドレスデータ(図5(l) )に対応するアドレスから、保証ビットデータを読み出す(図5(o) のt10 〜t12 )。
【0116】
第2DRAM408から読み出された保証ビットデータは、リード・モディファイ・ライトタイミング生成回路409から出力されるアウトプットイネーブル信号OE2がインアクティブになるタイミング(図5の(m) のt11 )で、リード・モディファイ・ライトタイミング生成回路409からの制御によって、ラッチ416にラッチされる。
【0117】
リード・モディファイ・ライトタイミング生成回路409から第2DRAM408に出力されるアウトプットイネーブル信号OE2がインアクティブになることにより(図5(m) のt11 )、第2DRAM408からの保証ビットデータの出力が停止する(図5(o) のt12 )。
【0118】
ここで、タイミング発生回路406からは、メモリレディ信号RDY(メモリReady)が、図5(q) に示されるタイミングで出力される。このメモリレディ信号RDYは、アクティブ状態のチップセレクト信号CSによってイネーブルされる出力ゲート404を介して、特には図示しないCPUに出力される。
【0119】
保証ビットデータがラッチ416にラッチされた後、ビット比較回路419がビット比較演算を実行する。ビット比較回路419は、前述した第1の制御状態においては、ラッチ416にラッチされた保証ビットデータのうち下位2ビットが“01”であるか否かを判定し、前述した第2の制御状態においては、ラッチ416にラッチされた保証ビットデータのうちビットb1が“1”であるか否かを判定する。
【0120】
この判定を実現するために、以下の動作が実行される。
まず、比較データレジスタ420には、前述した第1の制御状態においては、特には図示しないCPUからデータバス207を介して、比較データ“*01”が設定され、前述した第2の制御状態においては、特には図示しないCPUからデータバス207を介して、比較データ“*1*”が設定される。なお、“*”は、不定値を示す。
【0121】
上述の比較データレジスタ420への各比較データの設定動作は、特には図示しないCPUが、i/oWrite信号をアクティブ(ローレベル)にし、DMAイネーブル信号をインアクティブ(ハイレベル)にして、オア回路428の出力をアクティブ(ローレベル)にすることにより、データバス207を介して必要な比較データを転送する動作として実現される。
【0122】
また、比較ビットレジスタ421には、前述した第1の制御状態においては、特には図示しないCPUからデータバス207を介して、ビットマスクデータ“011”が設定され、前述した第2の制御状態においては、特には図示しないCPUからデータバス207を介して、ビットマスクデータ“010”が設定される。
【0123】
上述の比較ビットレジスタ421への各ビットマスクデータの設定動作は、比較データレジスタ420の場合と同様にして、特には図示しないCPUが、i/oWrite信号をアクティブにし、DMAイネーブル信号をインアクティブにして、オア回路428の出力をアクティブにすることにより、データバス207を介して必要なビットマスクデータを転送する動作として実現される。
【0124】
ビットマスク回路417は、ラッチ416にラッチされた保証ビットデータと、比較ビットレジスタ421に設定されているビットマスクデータとの間で、ビット単位のアンド演算を実行する。この結果、ビットマスク回路417からビット比較回路419へは、前述した第1の制御状態においてはデータ“0xy”が入力し、前述した第2の制御状態においてはデータ“0x0”が入力する。ここで、ビット値“x”は、ラッチ416にラッチされた保証ビットデータのビットb1の値であり、ビット値“y”は、ラッチ416にラッチされた保証ビットデータのビットb0の値である。
【0125】
一方、ビットマスク回路418は、比較データレジスタ420に設定されている比較データと、比較ビットレジスタ421に設定されているビットマスクデータとの間で、ビット単位のアンド演算を実行する。この結果、ビットマスク回路418からビット比較回路419へは、前述した第1の制御状態においてはデータ“001”が入力し、前述した第2の制御状態においてはデータ“010”が入力する。
【0126】
ビット比較回路419は、ビットマスク回路417から入力する3ビットデータと、ビットマスク回路418から入力する3ビットデータとの間で、ビット単位の排他論理和(EOR)演算を実行し、更に、各ビットの演算結果を入力とするノア(NOR)演算を実行する。
【0127】
即ち、前述した第1の制御状態においては、ビット比較回路419は、まず、ビットマスク回路417から入力する3ビットデータ“0xy”と、ビットマスク回路418から入力する3ビットデータ“001”との間で、ビット単位の排他論理和演算を実行する。この結果、ビットb2(最上位ビット)の演算結果は必ず“0”となる。また、ビットb1及びb0(最下位ビット)の各演算結果は、ビット値“x”が“0”でかつビット値“y”が“1”のときに共に“0”となる。従って、この場合においてのみ、上記各ビットの演算結果を入力とするノア演算の結果が“1”となる。
【0128】
一方、前述した第2の制御状態においては、ビット比較回路419は、まず、ビットマスク回路417から入力する3ビットデータ“0x0”と、ビットマスク回路418から入力する3ビットデータ“010”との間で、ビット単位の排他論理和演算を実行する。この結果、ビットb2(最上位ビット)及びビットb0(最下位ビット)の各演算結果は共に必ず“0”となる。また、ビットb1の演算結果は、ビット値“x”が“1”のときに“0”となる。従って、この場合においてのみ、上記各ビットの演算結果を入力とするノア演算の結果が“1”となる。
【0129】
以上のようにして、ビット比較回路419は、前述した第1の制御状態においては、第2DRAM408からラッチ416に読み出された保証ビットデータのうち下位2ビットが“01”であるか否か、また、前述した第2の制御状態においては、第2DRAM408からラッチ416に読み出された保証ビットデータのうちビットb1が“1”であるか否かを判定することができる。
【0130】
次に、セレクタ413は、ビット比較回路419の上記演算結果が“1”である場合には、ラッチ415にラッチされる第1DRAM407からのリードデータを選択し、一方、ビット比較回路419の上記演算結果が“0”である場合には、固定値“0”(ローレベル:0V)を選択して、その選択したデータを、出力ゲート405を介してデータバス207に出力する。出力ゲート405は、アドレスデコーダ410が出力するチップセレクト信号CSがアクティブ(ローレベル)で、かつ入力ゲート401を介して入力するメモリリード信号RDがアクティブ(ローレベル)である場合に、オア回路426の出力がアクティブ(ローレベル)になることによって、イネーブル状態にされる。
【0131】
このようにして、第1DRAM202に対して初期化処理を実行しなくても、内容が書き換わっていない第1DRAM202のアドレスからは、必ず固定値“0”が出力されることになり、仮想的なメモリクリアが実現される。
【0132】
次に、リード・モディファイ・ライトタイミング生成回路409は、アウトプットイネーブル信号OE2をインアクティブにしてから(図5(m) のt11 )、1クロックサイクルが経過した後に、例えば2クロックサイクルの期間だけ、リード時データレジスタ423に対して供給しているリード時データイネーブル信号をアクティブにする(図5(p) のt13 〜t17 )。
【0133】
この結果リード時データレジスタ423から、リード動作時における設定データ(前述した図3(a) 又は図3(d) の各右列として示される各設定データ)が、第2DRAM408に入力される(図5(o) のt14 以降)。
【0134】
リード・モディファイ・ライトタイミング生成回路409は、リード時データイネーブル信号をアクティブにしてから(図5(p) のt13 )、1クロックサイクルが経過した後に、例えば1クロックサイクルの期間だけ、ライトイネーブル信号WE2をアクティブにする(図5(n) のt15 〜t16 )。
【0135】
第2DRAM408は、上述のライトイネーブル信号WE2がインアクティブに戻るタイミングで(図5(n) のt16 )、リード時データレジスタ423から入力する保証ビットデータを、タイミングt1〜t9の間に入力したローアドレスデータ及びコラムアドレスデータ(図5(l) )に対応するアドレスに書き込む。
【0136】
リード・モディファイ・ライトタイミング生成回路409から出力されるリード時データイネーブル信号がインアクティブになった後、リード時データレジスタ423は保証ビットデータの出力を停止する(図5(o) のt17 )。
【0137】
この結果、前述した図3(c) 又は(f) に示される、保証ビットデータのリード動作時の変更処理が、実現される。
ここで、特には図示しないCPUは、前述した第1の制御状態を図4に示される構成を有するメモリに指定する場合には、i/oWrite信号をアクティブ(ローレベル)にし、DMAイネーブル信号をインアクティブ(ハイレベル)にして、オア回路428の出力をアクティブ(ローレベル)にすることにより、データバス207を介してリード時データレジスタ423に、図3(a) の右列として示される設定データを転送する。
【0138】
同様にして、上記CPUは、前述した第2の制御状態を上記メモリに指定する場合には、i/oWrite信号をアクティブにし、DMAイネーブル信号をインアクティブにして、オア回路428の出力をアクティブにすることにより、データバス207を介してリード時データレジスタ423に、図3(d) の右列として示される設定データを転送する。
【0139】
本発明には特には関連しないが、タイミング発生回路406は、通常のメモリアクセス時には、制御信号RADにより、セレクタ411に対して、アドレスバス206から入力ゲート402を介して入力するアドレスデータを選択させている。そして、タイミング発生回路406は、一定時間毎、例えば10マイクロ秒毎に、リフレッシュコントローラー414に対してリフレッシュタイミング信号RTMを出力すると共に、制御信号RADにより、セレクタ411に対して、リフレッシュコントローラー414から出力されるアドレスデータを選択させる。これにより、第1DRAM407及び第2DRAM408に対するリフレッシュ動作が実行される。
ライト動作時における実施例の詳細動作
特には図示しないCPUにおいて、ライト命令が実行されると、まず、アドレスデータがアドレスバス424に出力される。これ以後、第1DRAM407及び第2DRAM408に対するローアドレスデータとコラムアドレスデータの指定動作までは、前述したリード動作時の場合と同様である。この場合、図6の各タイミングT1〜T4、T5、及びT6は、それぞれ、図5の各タイミングt1〜t4、t6、及びt9に対応する。
【0140】
次に、図6(c) のタイミングT7において、特には図示しないCPUによってデータバス207に、通常データであるライトデータが出力される。このライトデータは、入力ゲート403を介して入力される。入力ゲート403は、アドレスデコーダ410が出力するチップセレクト信号CSがアクティブ(ローレベル)で、かつ入力ゲート401を介して入力するメモリリード信号RDがインアクティブ(ハイレベル)である場合に、インバータ回路429の出力がアクティブ(ローレベル)となって、オア回路427の出力がアクティブ(ローレベル)になることによって、イネーブル状態にされる。
【0141】
更に、上記CPUから入力ゲート401を介してタイミング発生回路406に入力しているメモリライト信号WR(メモリWrite)がアクティブになる(図6(e) のT8)。
【0142】
タイミング発生回路406は、メモリライト信号WRがアクティブになってから1クロックサイクル後に、1クロックサイクル期間だけ、ライトイネーブル信号WEをアクティブにする(図6(h) のt11 〜t12 )。この結果、第1DRAM407は、ライトイネーブル信号WEがインアクティブに戻るタイミング(図6(h) のt12 )において、タイミングT1〜T6の間に入力したローアドレスデータ及びコラムアドレスデータ(図6(l) )に対応するアドレスに、データバス207から入力した通常データを書き込む(図6(c) のt12 )。
【0143】
特には図示しないCPUから入力ゲート401を介してタイミング発生回路406に入力しているメモリライト信号WRとタイミング発生回路406から出力されるライトイネーブル信号WEとが共にインアクティブになった後、上記CPUからアドレスバス206へのアドレスデータの出力が停止するタイミング(図6(b) のT15 )で、アドレスデコーダ410からタイミング発生回路406に出力されるチップセレクト信号CSがインアクティブになり、上記CPUから第1DRAM407へのライト動作が完了する。
【0144】
上記第1DRAM407に対するライト動作と並行して、本発明に特に関連する、第2DRAM408に対する保証ビットデータ制御動作が実行される。
まず、第2DRAM408は、第1DRAM407の場合と同様に、タイミング発生回路406が出力するローアドレス信号RASがアクティブになるタイミング(図6(i) のT3)において、セレクタ412から出力されているローアドレスデータ(図6(l) )を取り込み、それに続いてコラムアドレス信号CASがアクティブになるタイミング(図6(j) のT6)において、セレクタ412から出力されているコラムアドレスデータ(図6(l) )を取り込む。
【0145】
また、リード・モディファイ・ライトタイミング生成回路409は、タイミング発生回路406が出力するローアドレス信号RASがアクティブになった後、図6(p) のタイミングT9から、例えば2クロックサイクルの期間だけ、ライト時データレジスタ422に対して供給しているライト時データイネーブル信号をアクティブにする(図6(p) のT9〜T13 )。
【0146】
この結果ライト時データレジスタ422から、ライト動作時における設定データ(前述した図3(a) 又は図3(d) の各左列として示される各設定データ)が、第2DRAM408に入力される(図6(o) のT10 以降)。
【0147】
リード・モディファイ・ライトタイミング生成回路409は、タイミング発生回路406から出力されるライトイネーブル信号WEに完全に同期させて、ライトイネーブル信号WE2をアクティブにする(図6(n) のT11 〜T12 )。
【0148】
第2DRAM408は、上述のライトイネーブル信号WE2がインアクティブに戻るタイミングで(図6(n) のT12 )、ライト時データレジスタ422から入力する保証ビットデータを、タイミングT1〜T6の間に入力したローアドレスデータ及びコラムアドレスデータ(図6(l) )に対応するアドレスに書き込む。
【0149】
リード・モディファイ・ライトタイミング生成回路409から出力されるライト時データイネーブル信号がインアクティブになった後、ライト時データレジスタ422は保証ビットデータの出力を停止する(図6(o) のT14 )。
【0150】
この結果、前述した図3(b) 又は(e) に示される、保証ビットデータのライト動作時の変更処理が、実現される。
ここで、特には図示しないCPUは、前述した第1の制御状態を図4に示される構成を有するメモリに指定する場合には、i/oWrite信号をアクティブ(ローレベル)にし、DMAイネーブル信号をインアクティブ(ハイレベル)にして、オア回路428の出力をアクティブ(ローレベル)にすることにより、データバス207を介してライト時データレジスタ422に、第3(a) の左列として示される設定データを転送する。
【0151】
同様にして、上記CPUは、前述した第2の制御状態を上記メモリに指定する場合には、i/oWrite信号をアクティブにし、DMAイネーブル信号をインアクティブにして、オア回路428の出力をアクティブにすることにより、データバス207を介してライト時データレジスタ422に、第3(d) の左列として示される設定データを転送する。
<第2の実施の形態>
次に、本発明の第2の実施の形態について説明する。
【0152】
本発明の第2の実施の形態の原理構成は、本発明の第1の実施の形態における図1及び図2の原理構成と同様である。
但し、本発明の第2の実施の形態の構成が本発明の第1の実施の形態の構成と異なる点は、図2の第2DRAM408に記憶される保証ビットデータが、図3で説明したようなデータではなく、SUMチェックデータである点である。
【0153】
今、特には図示しないCPUが、アドレスバス206及びデータバス207に第1DRAM202にアクセスするためのアドレスデータ及び通常データであるライトデータをそれぞれ出力すると共に、ライトイネーブル信号208をアクティブにしてライト動作を指定する。この結果、上記アドレスデータがアドレスバス206から第1DRAM202に入力すると共に、上記ライトデータがデータドライバ201(ライトイネーブル信号208がアクティブになると動作する)を介して第1DRAM202に入力する。これにより、上記アドレスデータに対応する第1DRAM202のアドレスに、ライトデータが書き込まれる。
【0154】
これと同時に、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスが指定される。
【0155】
ここまでの動作は、本発明の第1の実施の形態の場合と同様である。
保証ビット比較/ジェネレート回路204は、第1の制御状態において、ライトイネーブル信号208がアクティブである場合に、第1DRAM407に書き込まれるライトデータについて、第1の制御状態に対応する所定の基数を基準とするSUMチェックデータを算出し、第2DRAM203の上記アドレスに対して、そのSUMチェックデータを保証ビットデータとして書き込む。
【0156】
以上説明した第1の制御状態のもとでのライト動作時の保証ビットデータ制御動作からわかるように、第1DRAM202の所望のアドレスに対して通常データのライト動作が実行されると、そのアドレスに対応する第2DRAM203のアドレスに記憶される保証ビットデータの内容は、上記通常データに対応し第1の制御状態に対応する所定の基数を基準とする正しいSUMチェック演算の結果を示す内容となっている。逆に、第1DRAM202の所望のアドレスに対して通常データのライト動作が一度も実行されていなければ、そのアドレスに対応する第2DRAM203のアドレスに記憶される保証ビットデータの内容は、正しいSUMチェック演算の結果を示してはいない。
【0157】
以上の事実に基づいて、第1の制御状態において、保証ビット比較/ジェネレート回路204及びデータセレクタ205は、以下に説明する制御動作を実行する。
【0158】
即ち、特には図示しないCPUが、アドレスバス206に第1DRAM202にアクセスするためのアドレスデータを出力すると共に、ライトイネーブル信号208をインアクティブにしてリード動作を指定すると、上記アドレスデータがアドレスバス206から第1DRAM202に入力することにより、上記アドレスデータに対応する第1DRAM202のアドレスから、リードデータが読み出される。このリードデータは、データセレクタ205に入力する。
【0159】
これと同時に、上記アドレスデータが第2DRAM203にも入力することにより、そのアドレスデータに対応する第2DRAM203のアドレスから保証ビット比較/ジェネレート回路204に、保証ビットデータが読み出される。
【0160】
第1の制御状態において、保証ビット比較/ジェネレート回路204は、ライトイネーブル信号208がインアクティブである場合に、第1DRAM407から出力されたリードデータに対してSUMチェック演算を実行し、その演算結果を、第2DRAM408から読み出された保証ビットデータと比較する。
【0161】
その結果、上記SUMチェック演算の結果と第2DRAM408から読み出された保証ビットデータとが一致する場合には、保証ビット比較/ジェネレート回路204はデータセレクタ205に対して、第1DRAM202から読み出されたリードデータを選択してデータバス207に出力させる。
【0162】
逆に、上記SUMチェック演算の結果と第2DRAM408から読み出された保証ビットデータとが一致しない場合には、保証ビット比較/ジェネレート回路204はデータセレクタ205に対して、固定値“0”をリードデータとしてデータバス207に出力させる。
【0163】
このようにして、第1DRAM202に対して初期化処理を実行しなくても、内容が書き換わっていない第1DRAM202のアドレスからは、必ず固定値“0”が出力されることになり、仮想的なメモリクリアが実現される。
【0164】
今、上述の第1の制御状態のもとで、その全記憶内容をクリアする場合には、特には図示しないCPUから保証ビット比較/ジェネレート回路204に対し、SUMチェック演算において用いられる基数として、第1の制御状態に対応する所定の基数とは異なる、第2の制御状態に対応する所定の基数が設定される。
【0165】
この結果、上記基数の切換え動作の直後に、第1DRAM407の各アドレスから通常データが読み出されるときには、第1DRAM407から出力されたリードデータに対して実行されたSUMチェック演算の結果と、第2DRAM408から読み出された保証ビットデータとが一致しないため、全てのアドレスにおいて、データセレクタ205からは固定値“0”がリードデータとしてデータバス207に出力されることになる。
【0166】
このようにして、第1の制御状態のもとで例えば第1DRAM202の各記憶内容に対して画像処理等が実行された後に、特には図示しないCPUから保証ビット比較/ジェネレート回路204に対して、第2の制御状態が設定されることによって、第1DRAM202に対して改めてメモリクリア処理を実行しなくても、その全内容を仮想的に瞬時にクリアすることができる。
【0167】
再び、全記憶内容がクリアされる場合には、特には図示しないCPUから保証ビット比較/ジェネレート回路204に対し、SUMチェック演算において用いられる基数として、再び第1の制御状態に対応する所定の基数が設定される。
【0168】
続いて、以上説明した本発明の第2の実施の形態の機能を実現する具体的な実施例について、図7の回路構成図に基づいて説明する。
なお、図7の説明では、全ての信号は、それがローレベルのときにアクティブ状態を示し、それがハイレベルのときにインアクティブ状態を示すものとする。即ち、全ての回路は、負論理に従って動作する。
【0169】
また、図7において、本発明の第1の実施の形態の実施例における図4の回路構成図と同じ番号又は記号が付された部分は、本発明の第1の実施の形態の実施例の場合と同じ機能を有するものとする。
リード動作時における実施例の詳細動作
図7において、リード動作時における第1DRAM407に対するリード制御動作は、図4に示される本発明の第1の実施の形態の実施例の場合と全く同様である。
【0170】
その第1DRAM407に対するリード動作と並行して、本発明に特に関連する、第2DRAM408に対する保証ビットデータ制御動作が実行される。
まず、第2DRAM408は、第1DRAM407の場合と同様に、タイミング発生回路406が出力するローアドレス信号RASがアクティブになるタイミング(図5(i) のt3を参照)において、セレクタ412から出力されているローアドレスデータ(図5(l) を参照)を取り込み、それに続いてコラムアドレス信号CASがアクティブになるタイミング(図5(j) のt6を参照)において、セレクタ412から出力されているコラムアドレスデータ(図5(l) を参照)を取り込む。
【0171】
またリード・ライトタイミング生成回路708は、タイミング発生回路406が出力するアウトプットイネーブル信号OEがアクティブになると、アウトプットイネーブル信号OE2を1クロックサイクルだけアクティブにする(図5(m) のt7〜t11 を参照)。これに同期して、第2DRAM408は、タイミングt1〜t9の間に入力したローアドレスデータ及びコラムアドレスデータ(図5(l) を参照)に対応するアドレスから、保証ビットデータを読み出す(図5(o) のt10 〜t12 を参照)。
【0172】
第2DRAM408から読み出された保証ビットデータは、リード・ライトタイミング生成回路708から出力されるアウトプットイネーブル信号OE2がインアクティブになるタイミング(図5の(m) のt11 を参照)で、リード・ライトタイミング生成回路708からの制御により、ラッチ701にラッチされる。
【0173】
ここで、リード動作時には、アドレスデコーダ410が出力するチップセレクト信号CSがアクティブ(ローレベル)となり、かつ入力ゲート401を介して入力するメモリリード信号RDがアクティブ(ローレベル)となって、オア回路426の出力がアクティブ(ローレベル)になることによって、セレクタ702が、ラッチ415にラッチされている第1DRAM407からのリードデータを選択する。
【0174】
この結果、ビット加算回路703は、上記リードデータのビットb0〜b15までの“1”の数を加算する。
続いて、減算回路705が、特には図示しないCPUから基数レジスタ704に予め設定されている所定の基数から、ビット加算回路703が出力する加算結果を減算することにより、上記所定の基数を基準とするSUMチェックデータを算出する。
【0175】
そして、ビット比較回路706は、ラッチ701にラッチされた保証ビットデータと、減算回路705が出力するSUMチェックデータとが一致するか否かを判定し、上記2つのデータが一致する場合に判定結果“1”を出力し、そうでない場合に判定結果“0”を出力する。
【0176】
セレクタ413は、ビット比較回路706の上記判定結果が“1”である場合には、ラッチ415にラッチされる第1DRAM407からのリードデータを選択し、一方、ビット比較回路706の上記判定結果が“0”である場合には、固定値“0”(ローレベル:0V)を選択して、その選択したデータを、出力ゲート405を介してデータバス207に出力する。
【0177】
このようにして、第1DRAM202に対して初期化処理を実行しなくても、内容が書き換わっていない第1DRAM202のアドレスからは、必ず固定値“0”が出力されることになり、仮想的なメモリクリアが実現される。
ライト動作時における実施例の詳細動作
図7において、ライト動作時における第1DRAM407に対するライト制御動作は、図4に示される本発明の第1の実施の形態の実施例の場合と全く同様である。
【0178】
その第1DRAM407に対するライト動作と並行して、本発明に特に関連する、第2DRAM408に対する保証ビットデータ制御動作が実行される。
ライト動作時には、アドレスデコーダ410が出力するチップセレクト信号CSがアクティブ(ローレベル)となり、かつ入力ゲート401を介して入力するメモリリード信号RDがインアクティブ(ハイレベル)となり、その結果、オア回路426の出力がインアクティブ(ハイレベル)になることによって、セレクタ702が、データバス207から入力ゲート403を介して入力するライトデータを選択する。
【0179】
この結果、ビット加算回路703は、上記ライトデータのビットb0〜b15までの“1”の数を加算する。
続いて、減算回路705が、特には図示しないCPUから基数レジスタ704に予め設定されている所定の基数から、ビット加算回路703が出力する加算結果を減算することにより、上記所定の基数を基準とするSUMチェックデータを算出する。
【0180】
このSUMチェックデータは、バッファ回路707に保持される。
リード・ライトタイミング生成回路708は、タイミング発生回路406が出力するローアドレス信号RASがアクティブになった後に、バッファ回路707に対して供給しているデータイネーブル信号をアクティブにする(図6(p) のT9〜T13 を参照)。
【0181】
この結果、バッファ回路707から、第1DRAM407に対するライトデータに対応するSUMチェックデータが、第2DRAM408に保証ビットデータとして入力される。
【0182】
リード・ライトタイミング生成回路708は、タイミング発生回路406から出力されるライトイネーブル信号WEに完全に同期させて、ライトイネーブル信号WE2をアクティブにする(図6(n) のT11 〜T12 参照)。
【0183】
第2DRAM408は、上述のライトイネーブル信号WE2がインアクティブに戻るタイミングで(図6(n) のT12 を参照)、バッファ回路707から入力する保証ビットデータを、先に入力したローアドレスデータ及びコラムアドレスデータ(図6(l) を参照)に対応するアドレスに書き込む。
【0184】
ここで、特には図示しないCPUは、前述した第1の制御状態を図7に示される構成を有するメモリに指定する場合には、i/oWrite信号をアクティブ(ローレベル)にし、DMAイネーブル信号をインアクティブ(ハイレベル)にして、オア回路428の出力をアクティブ(ローレベル)にすることにより、データバス207を介して基数レジスタ704に、第1の制御状態に対応する所定の基数を転送する。
【0185】
同様にして、上記CPUは、前述した第2の制御状態を上記メモリに指定する場合には、i/oWrite信号をアクティブにし、DMAイネーブル信号をインアクティブにして、オア回路428の出力をアクティブにすることにより、データバス207を介して基数レジスタ704に、第2の制御状態に対応する所定の基数を転送する。
【0186】
上述の構成において、第2DRAM408からの読出しデータを比較するためのSUMチェックの結果がオール“0”又はオール“1”になっても、第1DRAM407から読み出されたデータが電源オン後に選択されないように、数ビットの余剰ビットを基数レジスタ704と第2DRAM408とビット比較回路706に設けるように構成することができる。そして、基数の設定時に、“1”又は“0”が偏らないビットデータが上記余剰ビットとして設定されることによって、演算が実行されない状態のままでビット比較回路706での比較動作や第2DRAM408への設定動作(ライト動作時のみ)が実行される。
【0187】
これにより、電源オン後やソフト処理後に基数の書換えのみで、メモリクリアを実施することができる。
<第3の実施の形態>
次に、本発明の第3の実施の形態について説明する。
【0188】
図8は、本発明の第3の実施の形態の機能を実現する具体的な実施例の回路構成図である。
なお、図8の説明では、全ての信号は、それがローレベルのときにアクティブ状態を示し、それがハイレベルのときにインアクティブ状態を示すものとする。即ち、全ての回路は、負論理に従って動作する。
【0189】
本発明の第3の実施の形態では、第1RAM801が通常データを記憶し、また、第2RAM802及び第3RAM803に、それぞれ異なる種類の保証ビットデータが記憶される。この場合に、第1RAM801の各アドレスは、第2RAM802の各アドレスに1対1に対応している。また、第3RAM803の各アドレスは、カウンタ812が出力可能な各カウンタ値に対応している。
【0190】
本発明の第3の実施の形態では、第1RAM801、第2RAM802、及び第3RAM803は、DRAMに限定されないことが特徴である。従って、図8の構成では、アドレス信号やその他の制御信号の供給機構は、簡略化して示されている。
ライト動作時における実施例の詳細動作
まず、カウンタ812は、電源投入時に、特には図示しないCPUが、I/OWrite信号をアクティブ(ローレベル)にし、DMAイネーブル信号をインアクティブ(ハイレベル)にする結果、オア回路815の出力がアクティブ(ローレベル)となることによって、クリアされる。その後、このカウンタ812は、常にアクティブ状態(ローレベル:0V)のイネーブル信号ENを与えられている入力ゲート806を介してライトイネーブル信号WEとして入力するメモリライト信号(メモリWrite)がローレベルからハイレベルに変化するタイミングでカウントアップされる(図9のA)。即ち、第1RAM801に対する通常データの書込みが1回発生する毎に、カウンタ812がカウントアップされる。
【0191】
また、メモリリード信号(メモリRead)は、入力ゲート806を介してアウトプットイネーブル信号OEとして入力される。
特には図示しないCPUにおいて、ライト命令が実行されると、まず、アドレスデータがアドレスバス820に出力される。入力ゲート804は、常にアクティブ状態(ローレベル:0V)のイネーブル信号ENを与えられており、アドレスバス820上のアドレスデータを常に入力している。このアドレスデータは、第1RAM801及び第2RAM802に供給される。
【0192】
一方、上記CPUにより、ライトデータがデータバス821に出力される。
ここで、入力ゲート804の出力側に配置されるアドレスデコーダ822は、アドレスバス820に出力されたアドレスデータをデコードした結果、そのデコードされたアドレスがそのアドレスデコーダ自身が含まれるメモリ装置宛てのものである場合に、それが出力するチップセレクト信号CSをアクティブにする。また、ライト動作時には、ライトイネーブル信号WE(=メモリライト信号)はアクティブにされ、アウトプットイネーブル信号OE(=メモリリード信号)はインアクティブにされる。
【0193】
この結果、インバータ回路816の出力がアクティブとなることにより、オア回路813の出力がアクティブとなる。
一方、アウトプットイネーブル信号OEがインアクティブ(ハイレベル)になることによって、オア回路814の出力もインアクティブ(ハイレベル)となる。
【0194】
オア回路813の出力がアクティブとなることによって、入力ゲート805がイネーブル状態にされ、データバス821上のライトデータが第1RAM801に取り込まれる。
【0195】
第1RAM801は、ライトイネーブル信号WEに同期して、アドレスバス820から入力ゲート804を介して指定されたライトアドレスに、データバス821から入力ゲート805を介して入力したライトデータを書き込む。
【0196】
一方、オア回路813の出力がアクティブとなることによって入力ゲート807及び808がイネーブル状態にされ、また、オア回路814の出力がインアクティブ(ハイレベル=“1”)となることによって、セレクタ811は、カウンタ812のカウント出力値Qを選択する。
【0197】
この結果、第2RAM802は、ライトイネーブル信号WEに同期して、第1RAM801に対して指定されたライトアドレスと同じアドレスに、入力ゲート807を介してカウンタ812のカウント出力値Qを書き込む(図9のB)。
【0198】
また、第3RAM803は、ライトイネーブル信号WEに同期して、セレクタ811を介して入力されるカウンタ812のカウント出力値Qに対応するアドレスに、入力ゲート808を介して上記ライトアドレス値を書き込む(図9のC)。
【0199】
以上のように、図8の構成において、ライト動作時には、第1RAM801の指定されたライトアドレスに通常データが書き込まれ、第2RAM802の上記ライトアドレスと同じアドレスに現在のカウント出力値Qが書き込まれ、第3RAM803の上記カウント出力値Qに対応するアドレスに上記ライトアドレスが書き込まれる。
リード動作時における実施例の詳細動作
特には図示しないCPUにおいて、リード命令が実行されると、まず、アドレスデータがアドレスバス820に出力され、そのアドレスデータは、入力ゲート804を介して、第1RAM801及び第2RAM802に供給される。
【0200】
リード動作時には、ライトイネーブル信号WE(=メモリライト信号)はインアクティブにされ、アウトプットイネーブル信号OE(=メモリリード信号)はアクティブにされる。
【0201】
この結果、インバータ回路816の出力がインアクティブとなることにより、オア回路813の出力がインアクティブ(ハイレベル)となる。逆に、オア回路814の出力はアクティブ(ローレベル)となる。
【0202】
オア回路813の出力がインアクティブとなることによって、入力ゲート805、807、及び808が、それぞれディスエーブル状態にされる。一方、オア回路814の出力がアクティブとなることによって、出力ゲート809がイネーブル状態にされ、セレクタ811が第2RAM802からのリードデータを選択する。
【0203】
第1RAM801は、アウトプットイネーブル信号OEに同期して、アドレスバス820から入力ゲート804を介して指定されたリードアドレスより、通常データを読み出し、それをセレクタ810に出力する。
【0204】
第2RAM802は、アウトプットイネーブル信号OEに同期して、第1RAM801に対して指定されたリードアドレスと同じアドレスから、カウント出力値Qである保証ビットデータを読み出す。
【0205】
第3RAM803は、アウトプットイネーブル信号OEに同期して、第2RAM802から読み出されセレクタ811を介して入力するカウント出力値に対応するアドレスから、アドレスデータである保証ビットデータを読み出す。
【0206】
第1比較回路818は、カウンタ812の現在のカウント出力値Qが“0”ではなく、かつ第2RAM802から読み出されたカウント出力値がカウンタ812の現在のカウント出力値Q未満である場合に、判定結果“1”を出力し、それ以外の場合に、判定結果“0”を出力する(図10のA、B)。
【0207】
また第2比較回路819は、第1RAM801及び第2RAM802に対して現在指定されているリードアドレスと、第3RAM803から読み出されたアドレスデータとが一致する場合に、判定結果“1”を出力し、それ以外の場合に、判定結果“0”を出力する(図10のC、D)。
【0208】
アンド回路817は、第1比較回路818及び第2比較回路819の判定結果が共に“1”である場合においてのみ、その出力を“1”にし、それ以外の場合には、その出力を“0”にする。
【0209】
このようにして、カウンタ812の現在のカウント出力値Qが“0”でなく、かつ第2RAM802から読み出されたカウント出力値がカウンタ812の現在のカウント出力値Q未満であり、かつ第1RAM801及び第2RAM802に対して現在指定されているリードアドレスと、第3RAM803から読み出されたアドレスデータとが一致する場合においてのみ、アンド回路817は“1”を出力し、それ以外の場合にはアンド回路817は“0”を出力する。
【0210】
今、電源投入後、第1RAM801の所望のアドレスに一度も通常データが書き込まれていない場合には、カウンタ812の現在のカウント出力値Qが“0”となるか、又は第2RAM802から読み出されたカウント出力値がカウンタ812の現在のカウント出力値Q未満とはならないか、又は第1RAM801及び第2RAM802に対して現在指定されているリードアドレスと、第3RAM803から読み出されたアドレスデータとが一致しないはずである。そのような場合には、アンド回路817は“0”を出力する。
【0211】
そこで、セレクタ810は、アンド回路817の出力が“1”である場合は、第1RAM801から出力されているリードデータを選択し、一方、アンド回路817の出力が“0”である場合は、固定値“0”(ローレベル:0V)を選択し、その選択したデータを、出力ゲート809を介してデータバス207に出力する。出力ゲート809は、前述したように、リード動作時には、イネーブル状態にされている。
【0212】
このようにして、第1RAM801に対して初期化処理を実行しなくても、内容が書き換わっていない第1RAM801のアドレスからは、必ず固定値“0”が出力されることになり、仮想的なメモリクリアが実現される。
【0213】
ここで、例えば第1RAM801の全アドレスの内容がクリアされる場合は、特には図示しないCPUが、I/O Write信号をアクティブ(ローレベル)にし、DMAイネーブル信号をインアクティブ(ハイレベル)にして、オア回路815の出力をアクティブ(ローレベル)にすることにより、カウンタ812をクリアする。この結果、カウンタ812の現在のカウント出力値Qが“0”となって、全リードアドレスに対して第1比較回路818が判定結果“0”を出力するため、データバス207には全リードアドレスに対して固定値“0”が出力される。
【0214】
第1RAM801に対して改めてメモリクリア処理を実行しなくても、その全内容を仮想的に瞬時にクリアすることができる。
上述した本発明の第3の実施の形態の構成は、電源投入直後に記憶内容が全く保証されないような、DRAM以外の任意のメモリ素子に対しても適用できる、という特徴を有する。
<他の実施の形態>
上述の各実施の形態は、記憶内容が書き換えられていないRAMのアドレスからは必ず固定値“0”が出力されるように構成されているが、本発明はこれに限られるものではない。即ち、記憶内容が書き換えられていないRAMのアドレスからは固定値“0”ではなく特定のROMの内容が出力されるように構成されることにより、ROMのデータがデフォルトとなり、書換えが行われた記憶内容のみがRAMから読み出される。これにより、書換え可能なプログラム/テーブルROM等が構築可能となる。
【0215】
また、メモリシステムが、本発明が適用される複数の並列なRAMによって構成され、各RAMが切り換えられることにより、デフォルトの状態から差異のある複数の状態を記憶することが可能となる。これにより、例えばマルチタスクから構成されるプログラムにおいて、同じアドレス領域を使用するタスクのメモリ管理等も、本発明が適用されるRAMの切換え制御により、容易に実現できる。この場合、各タスク間でのメモリ領域の重複を回避できる。
【0216】
また、前述した本発明の第2の実施の形態の構成では、保証ビットデータとしてSUMチェックデータが使用されているが、本発明はこれに限られるものではなく、CRCチェックデータ等が使用されてもよい。
【0217】
上述の各実施の形態は、メモリ領域全体に対して、1組の保証ビットデータの設定データ(図3(a) 又は(d) に対応)と判定値が設定され、その組が切り換えられることにより、メモリ領域全体が瞬時に初期化される構成を有しているが、本発明はこれに限られるものではない。即ち、メモリ領域を分割して得られる各区分領域毎に、それぞれ個別の上記設定データと判定値の組が設定され、それらの組が順次切り換えられることにより、区分領域毎の瞬時の初期化を実現することができる。
【0218】
【発明の効果】
本発明によれば、メモリ又は通常データ記憶回路に対して初期化処理を実行しなくても、内容が書き換わっていないメモリ又は通常データ記憶回路のアドレスからは、必ず固定値(例えば“0”)が出力されるように動作させることができ、仮想的なメモリクリアを実現するとが可能となる。
【0219】
また、内容が書き換わっていない通常データ記憶回路のアドレスからは、固定値ではなく特定のROM等からのデフォルト値が出力されるように構成されることにより、例えば、ROMのデータをデフォルトとすることができ、書換えが行われた記憶内容のみがRAMから読み出される。これにより、例えば、ROMの内容をRAMに転送する必要なく、書換え可能なROM等が構築可能となる。
【0220】
また、本発明によれば、安価なDRAM等のメモリ素子を用いて、初期化時間を大幅に短縮可能なメモリシステムを構成することが可能となる。
更に、本発明によれば、通常データの書込みが発生したことを示す情報のデータ値と第2の制御回路が通常データの書込みが発生したことを示す情報を検出するための判定値の組を切り換える操作のみで、通常データ記憶回路の全記憶領域のメモリクリアが実現され、画像メモリ等における記憶内容の瞬時のクリア操作が可能となる。
【0221】
また、本発明によれば、通常データ記憶回路上の複数のアドレス領域毎に、その記憶内容の瞬時のクリア操作も可能となる。
更に、本発明によれば、電源投入直後に記憶内容が全く保証されないような、DRAM以外の任意のメモリ素子においても、瞬時のメモリクリア操作を実現することが可能となる。
【図面の簡単な説明】
【図1】メモリLSIの構成図である。
【図2】第1及び第2の実施の形態の原理構成図である。
【図3】保証ビットデータの説明図である。
【図4】第1の実施の形態の実施例の回路構成図である。
【図5】第1の実施の形態の実施例の動作タイミングチャートチャネル(リード動作時)である。
【図6】第1の実施の形態の実施例の動作タイミングチャートチャネル(ライト動作時)である。
【図7】第2の実施の形態の実施例の回路構成図である。
【図8】第3の実施の形態の実施例の回路構成図である。
【図9】第3の実施の形態の動作説明図(ライト動作時)である。
【図10】第3の実施の形態の動作説明図(リード動作時)である。
【図11】マイクロプロセッサシステムの構成図である。
【符号の説明】
201 データドライバ
202 第1DRAM
203 第2DRAM
204 保証ビット比較/ジェネレート回路
205 データセレクタ
206 アドレスバス
207 データバス
208 ライトイネーブル信号
Claims (12)
- メモリの記憶内容を初期化するためのメモリ初期化制御方法であって、
前記メモリへのアクセス状態を、通常データを記憶する通常データ記憶回路とは別に設けられ、該通常データ記憶回路におけるアドレスに1対1に対応するアドレスを指定可能であって、該各アドレスに、該各アドレスに対応する前記通常データ記憶回路上のアドレスに対する前記通常データのアクセス状態を示す複数ビットからなるアクセス保証データを記憶するアクセス保証データ記憶回路であって、電源立ち上げ時に同一アドレス内の前記複数ビットが同じ値となる DRAM からなるアクセス保証データ記憶回路に記録し、
該記録されたアクセス状態に従って、前記メモリに記録されたデータの出力と固定値の出力とを選択的に切り替える、
過程を含むことを特徴とするメモリ初期化制御方法。 - メモリの記憶内容を初期化する機構を有するメモリ装置であって、
通常データを記憶する通常データ記憶回路とは別に設けられ、該通常データ記憶回路におけるアドレスに1対1に対応するアドレスを指定可能であって、該各アドレスに、該各アドレスに対応する前記通常データ記憶回路上のアドレスに対する前記通常データのアクセス状態を示す複数ビットからなるアクセス保証データを記憶するアクセス保証データ記憶回路であって、電源投入時に同一アドレス内の前記複数ビットが同じ値となる DRAM からなるアクセス保証データ記憶回路と、
前記通常データ記憶回路の所望のアドレスへの前記通常データのアクセス動作時に、該所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに、前記アクセス動作に対応するアクセス保証データを設定する第1の制御回路と、
前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、該所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに記憶されている前記アクセス保証データに基づいて、前記所望のアドレスに対応する前記通常データ記憶回路上のアドレスの前記通常データを選択して出力するか否かを決定する第2の制御回路と、
を含むことを特徴とするメモリ装置。 - 前記第1の制御回路は、前記通常データ記憶回路の所望のアドレスへの前記通常データの書込み動作時に、該所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに、前記通常データの書込みが発生したことを示す情報を含む前記アクセス保証データを設定し、
前記第2の制御回路は、前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、該所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに記憶されている前記アクセス保証データが、前記通常データの書込みが発生したことを示す情報を含んでいる場合においてのみ、前記所望のアドレスに対応する前記通常データ記憶回路上のアドレスの前記通常データを選択して出力する、
ことを特徴とする請求項2に記載のメモリ装置。 - 前記第2の制御回路は、前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、該所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに記憶されている前記アクセス保証データが、前記通常データの書込みが発生したことを示す情報を含んでいない場合には、固定値のデータを選択して出力する、
ことを特徴とする請求項3に記載のメモリ装置。 - 前記第2の制御回路は、前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、該所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに記憶されている前記アクセス保証データが、前記通常データの書込みが発生したことを示す情報を含んでいない場合には、デフォルトデータ記憶回路に記憶されたデフォルトデータを選択して出力する、
ことを特徴とする請求項3に記載のメモリ装置。 - 前記第1の制御回路は、前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、該所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに、前記通常データの読出しが発生したことを示す情報を含む前記アクセス保証データを更に設定する、
ことを特徴とする請求項3乃至5の何れか1項に記載のメモリ装置。 - 前記アクセス保証データに含まれる、前記通常データの書込みが発生したことを示す情報は、該通常データに対するサムチェック演算の結果得られるサムチェックデータであり、
前記第2の制御回路は、前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、該読み出された通常データに対して前記サムチェック演算を実行し、その演算結果が、前記所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに記憶されている前記アクセス保証データであるサムチェックデータと一致する場合においてのみ、前記通常データ記憶回路から読み出された前記通常データを選択して出力する、
ことを特徴とする請求項3乃至6の何れか1項に記載のメモリ装置。 - 前記アクセス保証データに含まれる、前記通常データの書込みが発生したことを示す情報は、該通常データに対する巡回冗長符号演算の結果得られる巡回冗長符号データであり、
前記第2の制御回路は、前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、該読み出された通常データに対して前記巡回冗長符号演算を実行し、その演算結果が、前記所望のアドレスに対応する前記アクセス保証データ記憶回路上のアドレスに記憶されている前記アクセス保証データである巡回冗長符号データと一致する場合においてのみ、前記通常データ記憶回路から読み出された前記通常データを選択して出力する、
ことを特徴とする請求項3乃至6の何れか1項に記載のメモリ装置。 - 前記通常データの書込みが発生したことを示す情報データ値と前記第2の制御回路が前記通常データの書込みが発生したことを示す情報を検出するための判定値の組を、複数の組の中で切り換えることを前記第1の制御回路および前記第2の制御回路に設定する制御データ切換え回路を更に含み、
前記通常データ記憶回路の全てのデータを読み出した後に、該制御データ切換え回路による切換え動作によって、前記第2の制御回路が前記通常データ記憶回路の全てのアドレスに対して固定値を出力させることにより前記通常データ記憶回路のすべての記憶内容を仮想的に瞬時にクリアする、
ことを特徴とする請求項3乃至6の何れか一項に記載のメモリ装置。 - 前記通常データの書込みが発生したことを示す情報のデータ値と前記第2の制御回路が前記通常データの書込みが発生したことを示す情報を検出するための判定値の組を、前記通常データ記憶回路及び前記アクセス保証データ記憶回路の複数のアドレス領域毎に個別に設定し切り換えることによって、該アドレス領域毎にその記憶内容を仮想的に瞬時にクリアする、
ことを特徴とする請求項3乃至6の何れか1項に記載のメモリ装置。 - メモリの記憶内容を初期化する機構を有するメモリ装置であって、
通常データを記憶する通常データ記憶回路に対する通常データの書込み動作毎にカウントアップするカウンタ回路と、
前記通常データ記憶回路とは別に設けられ、該通常データ記憶回路におけるアドレスに1対1に対応するアドレスを指定可能であって、該各アドレスに、前記カウンタ回路のカウント値を記憶するカウント値記憶回路と、
前記通常データ記憶回路及び前記カウント値記憶回路とは別に設けられ、前記カウンタ回路のカウント値に1対1に対応するアドレスを指定可能であって、該各アドレスに、前記通常データ記憶回路に対して指定されるアドレスに対応するアドレスデータを記憶するアドレスデータ記憶回路と、
前記通常データ記憶回路の所望のアドレスへの前記通常データの書込み動作時に、該所望のアドレスに対応する前記カウント値記憶回路上のアドレスに、現在の前記カウンタ回路のカウント値を書き込む第3の制御回路と、
前記通常データ記憶回路の所望のアドレスへの前記通常データの書込み動作時に、前記アドレスデータ記憶回路上の前記現在のカウンタ回路のカウント値に対応するアドレスに、前記所望のアドレスに対応するアドレスデータを書き込む第4の制御回路と、
前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、現在の前記カウンタ回路のカウント値と、該所望のアドレスに対応する前記カウント値記憶回路上のアドレスに記憶されている前記カウント値と、該カウント値に対応する前記アドレスデータ記憶回路上のアドレスに記憶されている前記アドレスデータとに基づいて、前記所望のアドレスに対応する前記通常データ記憶回路上のアドレスの前記通常データを選択して出力するか否かを決定する第5の制御回路と、
を含むことを特徴とするメモリ装置。 - 前記第5の制御回路は、前記通常データ記憶回路の所望のアドレスからの前記通常データの読出し動作時に、現在の前記カウンタ回路のカウント値が0ではなく、かつ該所望のアドレスに対応する前記カウント値記憶回路上のアドレスに記憶されている前記カウント値が前記現在のカウンタ回路のカウント値未満であって、かつ前記記憶されているカウント値に対応する前記アドレスデータ記憶回路上のアドレスに記憶されている前記アドレスデータが示すアドレス前記所望のアドレスに一致する場合においてのみ、前記通常データ記憶回路から読み出された前記通常データを選択して出力する、
ことを特徴とする請求項11に記載のメモリ装置。
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