JP2001202291A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JP2001202291A JP2001202291A JP2000014518A JP2000014518A JP2001202291A JP 2001202291 A JP2001202291 A JP 2001202291A JP 2000014518 A JP2000014518 A JP 2000014518A JP 2000014518 A JP2000014518 A JP 2000014518A JP 2001202291 A JP2001202291 A JP 2001202291A
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- rom
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- microcomputer
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Abstract
(57)【要約】
【課題】 ＲＯＭのプリチャージ異常が発生した場合、
ＲＯＭのデータの読み出しが正常に行われず、誤動作が
発生してしまう。 【解決手段】 ＲＯＭ１からの読み出しデータ１２をＣ
ＬＡ３への供給を制御するデータ制御回路５を設け、デ
ータ制御回路５の出力の出力データ１３を制御する事に
より誤動作を防止できるようにした。
ＲＯＭのデータの読み出しが正常に行われず、誤動作が
発生してしまう。 【解決手段】 ＲＯＭ１からの読み出しデータ１２をＣ
ＬＡ３への供給を制御するデータ制御回路５を設け、デ
ータ制御回路５の出力の出力データ１３を制御する事に
より誤動作を防止できるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、誤動作防止のデー
タ制御回路を内蔵したマイクロコンピュータに関するも
のである。
タ制御回路を内蔵したマイクロコンピュータに関するも
のである。
【０００２】
【従来の技術】図４は、従来のマイクロコンピュータの
構成図を示す。
構成図を示す。
【０００３】図４において、ＲＯＭ１とＲＯＭ１にアク
セスするアドレス１１を発生するプログラムカウンタ２
と読み出したデータ１２をデコードするＣＬＡ３とを含
みプリチャージ信号１４を発生するＣＰＵ４である。
セスするアドレス１１を発生するプログラムカウンタ２
と読み出したデータ１２をデコードするＣＬＡ３とを含
みプリチャージ信号１４を発生するＣＰＵ４である。
【０００４】図４のマイクロコンピュータのＲＯＭ１か
らのデータの読み出しは、図５で行われる。まず、ＲＯ
Ｍ１をプリチャージ信号１４でｔ１からｔ２の間、プリ
チャージする。プリチャージにより、データ１２は全て
‘１’となる。ｔ２−ｔ３の間、プログラムカウンタ２
で発生したアドレス１１にアクセスし、データを読み出
す。アクセスしたアドレス１１のデータが‘１’の場
合、プリチャージ状態を維持しデータ‘１’が、データ
が‘０’の場合、ディスチャージし、‘０’を読み出
す。そのようにして読み出されたデータ１２をＣＬＡ３
でデコードし、それにより制御を行う。マイクロコンピ
ュータはｔ１−ｔ３を１サイクルとし、１サイクル終了
後、ｔ３にてプログラムカウンタ２をインクリメントし
動作を継続する。
らのデータの読み出しは、図５で行われる。まず、ＲＯ
Ｍ１をプリチャージ信号１４でｔ１からｔ２の間、プリ
チャージする。プリチャージにより、データ１２は全て
‘１’となる。ｔ２−ｔ３の間、プログラムカウンタ２
で発生したアドレス１１にアクセスし、データを読み出
す。アクセスしたアドレス１１のデータが‘１’の場
合、プリチャージ状態を維持しデータ‘１’が、データ
が‘０’の場合、ディスチャージし、‘０’を読み出
す。そのようにして読み出されたデータ１２をＣＬＡ３
でデコードし、それにより制御を行う。マイクロコンピ
ュータはｔ１−ｔ３を１サイクルとし、１サイクル終了
後、ｔ３にてプログラムカウンタ２をインクリメントし
動作を継続する。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、図６に示すようにｔ２においてプリチャー
ジが正常に行われず、データ１２がすべて‘１’となっ
ていない不定状態で読み出しを開始した場合、読み出し
データの‘１’を読み出すことができなくなり、データ
１２は正常に読み出されない。不定状態で読み出された
データ１２を用いてＣＬＡでデコードした場合、誤った
デコードが発生し、誤動作が発生してしまう。
の構成では、図６に示すようにｔ２においてプリチャー
ジが正常に行われず、データ１２がすべて‘１’となっ
ていない不定状態で読み出しを開始した場合、読み出し
データの‘１’を読み出すことができなくなり、データ
１２は正常に読み出されない。不定状態で読み出された
データ１２を用いてＣＬＡでデコードした場合、誤った
デコードが発生し、誤動作が発生してしまう。
【０００６】
【課題を解決するための手段】上記課題を解決するた
め、本発明では、プリチャージが正常に行われなかった
場合、誤動作を防止するよう、プリチャージ異常を検知
し、データを制御するデータ制御回路を備える。
め、本発明では、プリチャージが正常に行われなかった
場合、誤動作を防止するよう、プリチャージ異常を検知
し、データを制御するデータ制御回路を備える。
【０００７】
【発明の実施の形態】（実施の形態１）以下、本発明の
第1の実施の形態について、図面を用いて説明する。
第1の実施の形態について、図面を用いて説明する。
【０００８】図１に示すように、本発明の実施形態は、
ＲＯＭ１とＲＯＭ１にアクセスするアドレス１１を発生
するプログラムカウンタ２と読み出したデータ１２をデ
コードするＣＬＡ３とを含みプリチャージ信号１４を発
生するＣＰＵ４とＲＯＭ１からの読み出しデータ１２の
ＣＬＡ３への供給とプログラムカウンタ２の動作を制御
するデータ制御回路５とデータ制御回路５の出力の出力
データ１３である。
ＲＯＭ１とＲＯＭ１にアクセスするアドレス１１を発生
するプログラムカウンタ２と読み出したデータ１２をデ
コードするＣＬＡ３とを含みプリチャージ信号１４を発
生するＣＰＵ４とＲＯＭ１からの読み出しデータ１２の
ＣＬＡ３への供給とプログラムカウンタ２の動作を制御
するデータ制御回路５とデータ制御回路５の出力の出力
データ１３である。
【０００９】図２に誤動作防止の動作を示す。プリチャ
ージ完了ｔ２の時点で、データ１２が全て‘１’でない
不定の場合は、アドレス１１でアクセスしたＲＯＭ１か
らの読み出しデータ１２を出力データ１３として、ＣＬ
Ａに供給せず、データ制御回路においてＮＯＰデータ
‘０’を生成し、出力データ１３として、ＣＬＡに供給
する。そして、プログラムカウンタのインクリメントを
停止し、再度同一アドレスにアクセスするサイクルを実
行することにより、誤動作を防止し動作が継続できる。
ージ完了ｔ２の時点で、データ１２が全て‘１’でない
不定の場合は、アドレス１１でアクセスしたＲＯＭ１か
らの読み出しデータ１２を出力データ１３として、ＣＬ
Ａに供給せず、データ制御回路においてＮＯＰデータ
‘０’を生成し、出力データ１３として、ＣＬＡに供給
する。そして、プログラムカウンタのインクリメントを
停止し、再度同一アドレスにアクセスするサイクルを実
行することにより、誤動作を防止し動作が継続できる。
【００１０】なお、プリチャージが正常な場合は、デー
タ１２を出力データ１３としてＣＬＡ３に供給するた
め、従来例の動作を示す図５と同じ動作をする。
タ１２を出力データ１３としてＣＬＡ３に供給するた
め、従来例の動作を示す図５と同じ動作をする。
【００１１】（実施の形態２）図３に示すように、本発
明の実施形態は、データ１２を複数サイクル命令かどう
かの判定をするデータ判定回路６と複数サイクル命令の
命令サイクル数を上限（ｎ）とするｎ段のデータシフト
レジスタ７と複数サイクル命令の先頭にフラグを立てる
ｎ段のフラグシフトレジスタ８とデータ判定回路６とデ
ータシフトレジスタ７とフラグシフトレジスタ８を含む
データ制御回路９と複数サイクル命令の先頭アドレスを
格納するアドレス退避レジスタ１０であり、その他は実
施の形態1と同一機能である。
明の実施形態は、データ１２を複数サイクル命令かどう
かの判定をするデータ判定回路６と複数サイクル命令の
命令サイクル数を上限（ｎ）とするｎ段のデータシフト
レジスタ７と複数サイクル命令の先頭にフラグを立てる
ｎ段のフラグシフトレジスタ８とデータ判定回路６とデ
ータシフトレジスタ７とフラグシフトレジスタ８を含む
データ制御回路９と複数サイクル命令の先頭アドレスを
格納するアドレス退避レジスタ１０であり、その他は実
施の形態1と同一機能である。
【００１２】データ判定回路６は、データ１２が複数サ
イクル命令かを判定し、複数サイクル命令の場合、フラ
グシフトレジスタ８にフラグをセットするとともにアド
レス退避レジスタ１０にプログラムカウンタ２のアドレ
ス値を退避する。データシフトレジスタ７とフラグシフ
トレジスタ８は各サイクル毎にシフトし、出力データ１
３として供給される。
イクル命令かを判定し、複数サイクル命令の場合、フラ
グシフトレジスタ８にフラグをセットするとともにアド
レス退避レジスタ１０にプログラムカウンタ２のアドレ
ス値を退避する。データシフトレジスタ７とフラグシフ
トレジスタ８は各サイクル毎にシフトし、出力データ１
３として供給される。
【００１３】データ制御回路９でプリチャージ異常を検
出した場合、データ判定回路により、フラグシフトレジ
スタ８のフラグを検出し、フラグと同じ段数以降のデー
タシフトレジスタ７をリセットし、データをＮＯＰデー
タ‘０’に置き換えると共に、アドレス退避レジスタ１
０のアドレス値をプログラムカウンタ２にロードする。
これにより、再度複数サイクル命令の先頭のアドレスよ
りアクセスすることにより、誤動作を防止し動作が継続
できる。
出した場合、データ判定回路により、フラグシフトレジ
スタ８のフラグを検出し、フラグと同じ段数以降のデー
タシフトレジスタ７をリセットし、データをＮＯＰデー
タ‘０’に置き換えると共に、アドレス退避レジスタ１
０のアドレス値をプログラムカウンタ２にロードする。
これにより、再度複数サイクル命令の先頭のアドレスよ
りアクセスすることにより、誤動作を防止し動作が継続
できる。
【００１４】
【発明の効果】以上説明したように、本発明はプリチャ
ージが正常に行われなかった場合、それを検知し、デー
タ制御回路によりデータを制御することにより、誤動作
せず動作を継続することができる。
ージが正常に行われなかった場合、それを検知し、デー
タ制御回路によりデータを制御することにより、誤動作
せず動作を継続することができる。
【図１】本発明の第１の実施の形態のマイクロコンピュ
ータの構成を示す図
ータの構成を示す図
【図２】本発明の誤動作防止時の動作特性図
【図３】本発明の第２の実施の形態のマイクロコンピュ
ータの構成を示す図
ータの構成を示す図
【図４】従来のマイクロコンピュータの構成図
【図５】従来のマイクロコンピュータの正常動作時の動
作特性図
作特性図
【図６】従来のマイクロコンピュータの誤動作時の動作
特性図
特性図
１ ＲＯＭ ２ プログラムカウンタ ３ ＣＬＡ ４ ＣＰＵ ５ データ制御回路 ６ データ判定回路 ７ データシフトレジスタ ８ フラグシフトレジスタ ９ データ制御回路 １０ アドレス退避レジスタ １１ アドレス １２ データ １３ 出力データ １４ プリチャージ信号
Claims (2)
- 【請求項１】 ＲＯＭと前記ＲＯＭにアクセスするアド
レスを発生するプログラムカウンタと読み出したデータ
をデコードするＣＬＡとを含みプリチャージ信号を発生
するＣＰＵと前記ＲＯＭからの読み出しデータを前記プ
ログラムカウンタの動作制御とともに前記ＣＬＡへのデ
ータの供給を制御するデータ制御回路を有するマイクロ
コンピュータ。 - 【請求項２】 前記データ制御回路に複数サイクル命令
対応機能を備えたマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014518A JP2001202291A (ja) | 2000-01-24 | 2000-01-24 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000014518A JP2001202291A (ja) | 2000-01-24 | 2000-01-24 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001202291A true JP2001202291A (ja) | 2001-07-27 |
Family
ID=18541968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000014518A Pending JP2001202291A (ja) | 2000-01-24 | 2000-01-24 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001202291A (ja) |
-
2000
- 2000-01-24 JP JP2000014518A patent/JP2001202291A/ja active Pending
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