JPS585862A - ヒストリ・メモリ制御方式 - Google Patents
ヒストリ・メモリ制御方式Info
- Publication number
- JPS585862A JPS585862A JP56103979A JP10397981A JPS585862A JP S585862 A JPS585862 A JP S585862A JP 56103979 A JP56103979 A JP 56103979A JP 10397981 A JP10397981 A JP 10397981A JP S585862 A JPS585862 A JP S585862A
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- JP
- Japan
- Prior art keywords
- history
- freeze
- freezing
- memory
- control
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発−はヒス） ＩＪ−メモリ制御方式に関し、譬に、
＃＆思装置内部の所定個所の情報をクロｙ−りに同期し
て順次記鍮してゆ（とともに、ハードウェア・エラーが
生じたと舎該記鍮動作が１ＩＩｌｌＩせしめられるヒス
トリーメモリを有するデータ部層装置に詔いて、ハード
ウェアエラー以外の例えばプログラム−込み等の種々の
条件によりヒストリ・メそすの確曽管行なえるよう化し
たとストリ拳メモリ制御方式に関する。
＃＆思装置内部の所定個所の情報をクロｙ−りに同期し
て順次記鍮してゆ（とともに、ハードウェア・エラーが
生じたと舎該記鍮動作が１ＩＩｌｌＩせしめられるヒス
トリーメモリを有するデータ部層装置に詔いて、ハード
ウェアエラー以外の例えばプログラム−込み等の種々の
条件によりヒストリ・メそすの確曽管行なえるよう化し
たとストリ拳メモリ制御方式に関する。
従来、データＭ環システム＃Ｃおいては、障害が発生し
た一陣書が蝙會る寸前まてのシステムの状態管クロツタ
ＫＩＩＩＩＪ１１シてヒストリ・メモリに記憶しておく
ことにより、このヒストリ・メモリ内のヒストリーデー
タによりて容易かつ遍やかに故障箇所を検出することが
ｅ會るようにされている。
た一陣書が蝙會る寸前まてのシステムの状態管クロツタ
ＫＩＩＩＩＪ１１シてヒストリ・メモリに記憶しておく
ことにより、このヒストリ・メモリ内のヒストリーデー
タによりて容易かつ遍やかに故障箇所を検出することが
ｅ會るようにされている。
ところ″ｒ！、従来、このヒストリ・メモリへのデータ
の割込みの優止すなわち凍結はハードウェア書エラー（
例えば、レジスタのパリティエラー等）のみにより行な
っていた。そのため、ハードウェア論理およびプログラ
ム論理のミスにより予期で者ない割込み等が発生した場
合においては、ヒストリーデータが残らないため状態屏
析に多大−な時間ｆｌｉするという問題点があった。
の割込みの優止すなわち凍結はハードウェア書エラー（
例えば、レジスタのパリティエラー等）のみにより行な
っていた。そのため、ハードウェア論理およびプログラ
ム論理のミスにより予期で者ない割込み等が発生した場
合においては、ヒストリーデータが残らないため状態屏
析に多大−な時間ｆｌｉするという問題点があった。
本発明は、上記問題点を解決し、ハードウェア・エラー
はもちろんのこと、その他プログラム割込み等の種々の
条件によりヒストリー−データを凍結可能とすることを
目的とし、そしてそのため本発明は、処履装置内部の所
定個所の情報をクロックに同期して原次記−してゆくと
ともに、ハードウェア・エラーが生じたとき該記鍮動作
を凍結せしめられるヒストリ・メモリを有するデータ処
ｉｌ装置において、ヒストリ凍結制御レジスタと。
はもちろんのこと、その他プログラム割込み等の種々の
条件によりヒストリー−データを凍結可能とすることを
目的とし、そしてそのため本発明は、処履装置内部の所
定個所の情報をクロックに同期して原次記−してゆくと
ともに、ハードウェア・エラーが生じたとき該記鍮動作
を凍結せしめられるヒストリ・メモリを有するデータ処
ｉｌ装置において、ヒストリ凍結制御レジスタと。
誼ヒストリ凍結制御レジスタの内容にしたがって所定条
件発生時にヒストリ凍結指示信号を発生するゲート回路
とをそなえ、上記ハードウェア・エラー発生時とともに
該バードウ、ア・エラー以外の所定条件が発生したとき
にも上記ヒスｌ−１７・メモリの凍結を可能にした。こ
とｆ４ＩＰ黴とする。
件発生時にヒストリ凍結指示信号を発生するゲート回路
とをそなえ、上記ハードウェア・エラー発生時とともに
該バードウ、ア・エラー以外の所定条件が発生したとき
にも上記ヒスｌ−１７・メモリの凍結を可能にした。こ
とｆ４ＩＰ黴とする。
以下２本発明を図面により説明する
図は本発明による実施例のデータ処ｌｌ装置における本
発明に関係する部分の要部ブロック図であり。
発明に関係する部分の要部ブロック図であり。
■中、１はヒストリ制御回路であり図示しないヒストリ
ーメモリ等を有するもの、２は割込みトラツブ閣路、３
はヒストリ凍結制御レジスタ、“４〜７はアンドゲート
、８はオアゲート、９はハードウェア・エラー備号銀、
１０はヒストリ凍結指示信号１１．１１はプログラム割
込み信置−，１２はアドレス一致信号線、１３は保守診
断命令信号線。
ーメモリ等を有するもの、２は割込みトラツブ閣路、３
はヒストリ凍結制御レジスタ、“４〜７はアンドゲート
、８はオアゲート、９はハードウェア・エラー備号銀、
１０はヒストリ凍結指示信号１１．１１はプログラム割
込み信置−，１２はアドレス一致信号線、１３は保守診
断命令信号線。
１４は外部入力信号−である。
実３１１Ｎにおいて、ヒストリ凍結制御レジスタ３の内
ｓは、、図示しないサービスプｏセッ＋（８ｖＰ）から
の制御によりセットされるようになっている。
ｓは、、図示しないサービスプｏセッ＋（８ｖＰ）から
の制御によりセットされるようになっている。
またプログラム割込みが発生したときは、プログラム割
込み信号１１１１が１１”となり、命令フェッチ時、オ
ペランドフェッチ時、制御メモリ（ＣＳ）フェｙ千時勢
においてあらかじめ指定暮れているアドレス七ｍ皺アク
セス時におけるアドレスが一歇したと会は、アドレス−
款信号１１１１２カ”１′となり、＊守診断命令が角出
暮れたときは、保守診断命令備考−１３が＠１ｍとなり
、ｇらに、Ｓ示しない外部入力端子（パッケージ・ビン
等）がオン状態と専れたと壷、外部入力信号Ｍ１４が＠
１１となるようＩＣ，割込みトラップ回１ＩＩ２は、各
信号層に対する制御動作を行なっている。
込み信号１１１１が１１”となり、命令フェッチ時、オ
ペランドフェッチ時、制御メモリ（ＣＳ）フェｙ千時勢
においてあらかじめ指定暮れているアドレス七ｍ皺アク
セス時におけるアドレスが一歇したと会は、アドレス−
款信号１１１１２カ”１′となり、＊守診断命令が角出
暮れたときは、保守診断命令備考−１３が＠１ｍとなり
、ｇらに、Ｓ示しない外部入力端子（パッケージ・ビン
等）がオン状態と専れたと壷、外部入力信号Ｍ１４が＠
１１となるようＩＣ，割込みトラップ回１ＩＩ２は、各
信号層に対する制御動作を行なっている。
ヒストリ・メモリの凍結動作は以下の通りであるＯ
マス、ハードウェア・エラーが発生したと組２゜オアゲ
ートＳを通してＩＩＡＩｋ件にヒストリ凍結指示信勺が
ヒストリ制御−ｊｌｌに送出ξれ、ＷＡ示しないヒスト
リ・メモリは凍結状態と暮れる。
ートＳを通してＩＩＡＩｋ件にヒストリ凍結指示信勺が
ヒストリ制御−ｊｌｌに送出ξれ、ＷＡ示しないヒスト
リ・メモリは凍結状態と暮れる。
次に、プログラム割込み、アドレス−款、保守診断命令
の員出、外部入力瑞子からのオン入力等の状態がａ生し
たときは、ヒストリ凍結制御レジスタ３の設定データ自
害にもとすいて、ヒストリ凍結指示信号がヒストリ制御
圃路ｌに送出されるよう制御専れる。Ｔなわち、実施例
において、ヒストリＩＩ！１ｌｌｌ制御レジスタ３０Ｉ
ＩＯビットはプログラム割込み発生時にヒストリ凍結せ
しめるよう制御し、Ｆ１ａ１ｌビツトはアドレス−款時
にヒストリ凍結せしめるよう制御し、Ｍ菖２ビットは保
守診断命令発生時にヒス） ＩＪ庫緒せしめるよう制御
し。
の員出、外部入力瑞子からのオン入力等の状態がａ生し
たときは、ヒストリ凍結制御レジスタ３の設定データ自
害にもとすいて、ヒストリ凍結指示信号がヒストリ制御
圃路ｌに送出されるよう制御専れる。Ｔなわち、実施例
において、ヒストリＩＩ！１ｌｌｌ制御レジスタ３０Ｉ
ＩＯビットはプログラム割込み発生時にヒストリ凍結せ
しめるよう制御し、Ｆ１ａ１ｌビツトはアドレス−款時
にヒストリ凍結せしめるよう制御し、Ｍ菖２ビットは保
守診断命令発生時にヒス） ＩＪ庫緒せしめるよう制御
し。
同菖３ビットは外部入力端子がオン状態のと自しス）
ＩＪ凍績せしめるよう制御を行なう。これらの制御はヒ
ストリ凍結制御レジスタ３の各ビットによりアンドゲー
ト４〜１の導通を制御Ｔることにより行なわれる。各ア
ンドゲート４〜７の出力は。
ＩＪ凍績せしめるよう制御を行なう。これらの制御はヒ
ストリ凍結制御レジスタ３の各ビットによりアンドゲー
ト４〜１の導通を制御Ｔることにより行なわれる。各ア
ンドゲート４〜７の出力は。
ドツト・オアをとられた上でオアゲート８に入力専れ、
ヒストリ凍結指示信号をヒストリ制御回路ｌに送出する
ようにされている。
ヒストリ凍結指示信号をヒストリ制御回路ｌに送出する
ようにされている。
■中、Ｉｉ示しないナービスプロセッサ（ｓｖｐ）から
、ヒストリ凍結制御レジスタ３へのデータ設定は任意に
行なうことが可能であり、該レジスタ島の内容をオール
＠Ｏｍとして従来通り、ハードウェア・エラ一時にのみ
ヒストリ凍＃ｌＩを行なうようにすることも可能である
。
、ヒストリ凍結制御レジスタ３へのデータ設定は任意に
行なうことが可能であり、該レジスタ島の内容をオール
＠Ｏｍとして従来通り、ハードウェア・エラ一時にのみ
ヒストリ凍＃ｌＩを行なうようにすることも可能である
。
また、ヒストリ凍結制御レジスタ３内の善意のｌビット
のみの設定あるいは任意の複数ビットの設電も回部であ
る。
のみの設定あるいは任意の複数ビットの設電も回部であ
る。
以上説明したように本発−によれば、データ処鳳システ
ム内！ｃ、ヒストリ番−データ＊＊のための制御レジス
タおよび鋏制御レジスタの内ｔＩＩＫもとすいて種々の
状態（−込み等）によりヒストリ・データ管庫請６せる
ａ路をもうけるようにしたので、ヒストリ番データの収
集条件に＠モもたせることができ、ハードウェアおよび
ソフトウェアの論履ミろ等の解析を行なうことが可能と
なり、データ熟思システムの信頼性を陶土させることが
てきる。
ム内！ｃ、ヒストリ番−データ＊＊のための制御レジス
タおよび鋏制御レジスタの内ｔＩＩＫもとすいて種々の
状態（−込み等）によりヒストリ・データ管庫請６せる
ａ路をもうけるようにしたので、ヒストリ番データの収
集条件に＠モもたせることができ、ハードウェアおよび
ソフトウェアの論履ミろ等の解析を行なうことが可能と
なり、データ熟思システムの信頼性を陶土させることが
てきる。
弱は本発明による実施例のデータＩＩ＆理装置の要″７
°ｙ９ｆｉＡＴｌｒ“° 仝図中、１はヒストリ
制御回路、２は割込みトップ回路、３はヒストリ凍結制
御レジスタ、１０はヒストリ凍結指示信号線である。 八−トウ、ｙ−ｒン一
°ｙ９ｆｉＡＴｌｒ“° 仝図中、１はヒストリ
制御回路、２は割込みトップ回路、３はヒストリ凍結制
御レジスタ、１０はヒストリ凍結指示信号線である。 八−トウ、ｙ−ｒン一
Claims (1)
- Ｍｉｌｌｉ置内部装所定置所の情報をクロックに同期し
て原次記鍮してゆくとともに、ハードウェア・エラーが
生じたとき鋏記鎌動作を凍結せしめられるヒストリ・メ
モリを有するデータ処履装置番こ珈いて、ヒストリ凍結
制御レジスタと、餉ヒストリ凍結制御レジスタの内容に
したがって所定条件発生時にＬスｌ’Ｊ凍結指示儒号を
発生するゲート−路とをそなえ、上記ハードウェア・エ
ラー発生時とともに皺ハードウェアーエラー以外の所定
条件が発生したと会にも上記ヒストリ・メモリの凍結を
可能にしたことを特徴とするヒストリ・メモリ制御方式
・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103979A JPS585862A (ja) | 1981-07-03 | 1981-07-03 | ヒストリ・メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56103979A JPS585862A (ja) | 1981-07-03 | 1981-07-03 | ヒストリ・メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS585862A true JPS585862A (ja) | 1983-01-13 |
Family
ID=14368431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56103979A Pending JPS585862A (ja) | 1981-07-03 | 1981-07-03 | ヒストリ・メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS585862A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229658A (ja) * | 1983-06-10 | 1984-12-24 | Nec Corp | 情報処理装置 |
| JPH0510388U (ja) * | 1991-07-22 | 1993-02-09 | 株式会社タダノ | 作業機の操作装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541139A (en) * | 1977-06-04 | 1979-01-06 | Sankyo Giken Kk | Operation monitoring system for pinball machine |
| JPS5431941A (en) * | 1977-08-13 | 1979-03-09 | Nat Jutaku Kenzai | Building |
-
1981
- 1981-07-03 JP JP56103979A patent/JPS585862A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS541139A (en) * | 1977-06-04 | 1979-01-06 | Sankyo Giken Kk | Operation monitoring system for pinball machine |
| JPS5431941A (en) * | 1977-08-13 | 1979-03-09 | Nat Jutaku Kenzai | Building |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229658A (ja) * | 1983-06-10 | 1984-12-24 | Nec Corp | 情報処理装置 |
| JPH0510388U (ja) * | 1991-07-22 | 1993-02-09 | 株式会社タダノ | 作業機の操作装置 |
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