JPS6133218B2 - - Google Patents

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JPS6133218B2
JPS6133218B2 JP54124696A JP12469679A JPS6133218B2 JP S6133218 B2 JPS6133218 B2 JP S6133218B2 JP 54124696 A JP54124696 A JP 54124696A JP 12469679 A JP12469679 A JP 12469679A JP S6133218 B2 JPS6133218 B2 JP S6133218B2
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
    • G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
    • G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range

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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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  • Microcomputers (AREA)

Description

【発明の詳細な説明】 この発明はマイクロプロセツサシステムに対す
るプログラム可能の記憶器保護ロジツクに関す
る。
マイクロプロセツサは不当なアクセスに対して
記憶器を保護するための機能ユニツトを使用しな
い。従つてオペレーテイングシステムと一緒に作
動する複雑なマイクロコンピユータシステムにお
いて、特にプログラムテストの際、試験されるべ
きプログラムが、保護されていないオペレーテイ
ングシステムを書換え（重ね書き）、或は不定の
箇所においてオペレーテイングシステム中に飛躍
するとき、重大な誤りを来たす。
従来はプログラムが許容されない記憶器アクセ
スを実行することに対し配慮することが、マイク
ロコンピユータのプログラマに委かせられたまま
であつた。しかしプログラムテストの際正しく管
理されていない記憶器アクセスは必ずしも避けら
れ得ない。故にRAM−記憶器において存在する
重要なシステムプログラムが、正常に走らないア
プリケーシヨンプログラムにより誤り報知なしに
書換えられてしまうことが、比較的しばしば行わ
れた。その際破壊されたシステムプログラムはそ
のスタート後、最悪の場合、例えばフロツピイー
デイスク上に記憶された情報を書換えてしまうこ
とがある。
この発明の目的は、その補助により、システム
プログラマが確定しなければならない所の、マイ
クロプロセツサシステムの所定の記憶器範囲が、
許容できないアクセスに対し保護可能である如
き、プログラム可能の記憶器保護ロジツクを得る
ことにある。
この目的はこの発明によれば特許請求の範囲第
１項に記載された構成により達成される。
この発明は、マイクロコンピユータシステム内
の１個若くは複数の記憶器範囲が、誤りのあるア
プリケーシヨンプログラムによる、或はプログラ
マによる誤りのある操作による、許容されない書
込み或は読出しアクセスに対し保護可能であると
いう利点をもたらす。
この発明の他の構成は特許請求の範囲第２項以
下に示してある。
次に図示実施例についてこの発明を説明する。
第１図はこの発明による記憶器保護ロジツクの
実施例を示し、番地誤り識別装置AFE、限界番
地レジスタGAR、制御ロジツクSTL、および更
にデータバスＤおよび番地バスＡに接続された装
置を持ち、第２図は制御ロジツクSTLの接続
図、第３図は命令制御装置BAおよびエントリポ
イントレジスタEPARの接続であり、両装置は第
１図において制御ロジツクSTLの隣りに配置さ
れている。第４図は簡単な形で番地バスＡおよび
補助バス並びに比較器COMPの接続を示し、補助
バスを経て限界番地レジスタGARH／GARLが接
続可能である。第５図はこの発明による記憶器保
護ロジツクの実施例を示し、之の補助によりデー
タ処理システムの多くの記憶器範囲の保護が可能
である。第６図は現われた番地誤りの解析が可能
なレジスタのブロツク接続図を示す。第７図は
SAB 8080CPUと共に構成されたマイクロプロセ
ツサシステム内のこの発明による記憶器保護ロジ
ツクSSLのブロツク接続図を示す。
次に説明する記憶器保護ロジツクは、マシンサ
イクルの始めにマイクロプロセツサシステムの番
地バスに現われる番地を、所定の記憶器範囲の保
護のためにシステムプログラムが、限界番地レジ
スタ中に前もつて記録した値と比較する。この比
較が、印加された番地は保護された記憶箇所を指
示することを示す限り、記憶器保護ロジツクは書
込みアクセスを阻止する。さて保護された記憶箇
所へのアクセスが認識された後、記憶器保護ロジ
ツクは、許容されないアクセスを要求した命令の
実行後、実行中のプログラムを、オペレーテイン
グシステムへの飛躍復帰によつて断絶する。この
飛躍復帰は割込みによつて発動してはならない。
何となれば例えばマイクロプロセツサSAB 8080
はマスクされない割込みによつて処理されず、故
に割込み防止器がセツトされた際生じる記憶器保
護警報が無作用のままになるからである。むしろ
記憶器保護ロジツクは、記憶器からの次の命令の
読出しを抑圧し、その代りにプロセツサにデータ
バスへの飛躍命令を与えねばならない。之により
スタートされたプログラムは、今や記憶器保護警
報を引起した命令の番地、およびアクセスされる
べきであつた番地を記憶器保護ロジツクの２個の
レジスタから読出し、かつアプリケーシヨンプロ
グラマによる解析ためコンソールに送出すること
ができる。
第１図はこの発明による記憶器保護ロジツクの
実施例のブロツク接続図を示す。
最重要の部分は、第２図に詳細に示す制御ロジ
ツクSTLである。之はプロセツサから信号
およびを受け、それをお
よびとして記憶器に導く。しかし番地
誤り識別装置AFEが許容されないアクセスの存
在を確認する限り、たまたま存在する信
号の中継を阻止し、かつ保護された記憶箇所の重
ね書込みを阻止する。同時に制御ロジツクSTL
は信号ARENおよびBARENによつて、それ以後
の番地レジスタARおよび命令番地レジスタBAR
中への番地バス内容の転送を阻止し、よつて記憶
器保護警報を引起した命令の番地、並びにアクセ
スされるべきであつた記憶箇所の番地は、後で行
われる記憶器保護警報の解析の間対応するレジス
タ中に保持されたままである。続いて制御ロジツ
クSTLは次の命令呼出しサイクルに際し、
出力の阻止により記憶器からの次の命令
の読出しを阻止し、その代りに命令制御装置をス
タートする。之はに同期し、飛躍命令の
オペレーシヨンコード、およびエントリポイント
番地レジスタEPAR中に登録された番地をデータ
バスＤに接続し、従つてプロセツサはシステムプ
ログラム中への飛躍を実行する。命令制御の開始
は制御ロジツクSTLに信号BASにより報知さ
れ、続いて之は限界番地レジスタGARをリセツ
トし、従つて記憶器保護警報のそれ以上の出現
は、限界番地レジスタGARの新規のプログラミ
ングまで阻止される。次に記憶器保護ロジツクは
次の命令呼出しサイクルの際再び接続され、従つ
てオペレーテイングシステムの保護された範囲に
ある飛躍命令の遂行がなお許可され、之により保
護されない範囲にあるアプリケーシヨンプログラ
ムがスタートされる。
第３図に示す命令制御装置BAは制御ロジツク
の命令によりスタートされる。之は次の命令呼出
しサイクルの際信号と同期し、飛躍命令
の予定されたオペレーシヨンコードをデータバス
Ｄに接続する。その際次の両パルスは、
エントリポイント番地レジスタEPARの両半部
EPALおよびEPAHの内容の制御のために導か
れ、このレジスタ中にはシステムプログラムが先
に飛躍命令の目標番地を登録した。命令制御が行
われた後ロジツクは、制御ロジツクSTLによる
新規のスタートまで禁止される。
第１図のブロツク接続に示した番地誤り識別装
置AFEに対し、保護されるべき記憶器範囲の数
および長さに関係して、２つの変形が実施可能で
ある。
最低の番地φおよび上方の限界番地の間に存在
する所の、総合範囲のみを保護したい場合、第４
図に示す装置が使用される。之は限界番地レジス
タGARの内容を、番地バスＡに印加される情報
と比較し、その値が限界番地より大きい場合、出
力AFにおいて２進信号を供給する。
しかし総合されない多くの記憶器範囲を保護し
たい場合には、第５図に示す装置を応用すべきで
ある。この装置において全記憶器を、それぞれ４
キロバイトの16ブロツクに分割することから出発
する。システムプログラマは、限界番地レジスタ
GAR内の対応するビツトのセツトにより、この
ブロツクの各々をアクセスに対して遮断すること
ができる。１ out of 16デコーダDECおよび続
く論理結合装置により、番地バスＡに印加された
情報が保護された記憶器ブロツクを示したとき、
２進信号Ｈ（高レベル）が出力AFに現われるよ
うになる。
第６図に示すレジスタは記憶器保護警報の解析
を容易にする。そのため各マシンサイクルの際、
番地バスＡに印加された情報が番地レジスタAR
に引継がれる。それと反対に命令番地レジスタ
BARは、命令呼出しサイクルの際現われる番地
のみを記憶する。両ジスタは番地誤りの後禁止さ
れ、よつて記憶器保護警報を生じた命令の番地、
並びにアクセスされるべきであつた番地は、シス
テムプログラムより対応するレジスタから読出す
ことができる。
上記のプログラム可能の記憶器保護ロジツク
と、SAB 8080システムとの総合を第７図に示
す。図から分かるように記憶器保護ロジツクSSL
は入出力ユニツトと類似にSAB 8080CPU一群と
接続される。しかし付加的に全番地バスＡ、制御
信号およびReset、並びにプロセツサの少
くも１個のデータバスビツト、例えばD5が接続
されるべきである。記憶器保護装置に対し、
或はおよび記憶器の間の結合を切
断することが重要である。その際記憶器の制御は
記憶器保護ロジツクの出力および
によつて行われる。
【図面の簡単な説明】
第１図はこの発明による記憶器保護ロジツクの
実施例、第２図は制御ロジツクSTLの接続図、
第３図は命令制御装置BAおよびエントリポイン
トレジスタEPARの接続図、第４図は番地バス
Ａ、補助バス、比較器COMPの接続図、第５図は
この発明による記憶器保護ロジツクの他の実施
例、第６図は番地誤りの解析が可能なレジスタの
ブロツク接続図、第７図はマイクロプロセツサシ
ステム内のこの発明による記憶器保護ロジツクの
ブロツク接続図である。 図において、Ａ……番地バス、AF……出力、
AFE……番地誤り識別装置、AR……番地レジス
タ、AREN……信号、BA……命令制御装置、
BAR……命令番地レジスタ、BAREN……信号、
BAS……信号、COMP……比較器、Ｄ……デー
タバス、DEC……デコーダ、EPAR……エントリ
ポイント番地レジスタ、EPAH，EPAL……
EPARの両半部、GAR……限界番地レジスタ、
GARH，GARL……限界番地レジスタ、，
……信号、，……信号
出力、SSL……保護ロジツク、STL……制御ロジ
ツク、……制御信号。

Claims (1)

  1. 【特許請求の範囲】 １ 限界番地レジスタGARが備えられ、その中
    に保護されるべき記憶器範囲を表わす少くも１個
    の限界番地を付与可能であり、番地誤り識別装置
    AFEが備えられ、それに番地バスＡにそれぞれ
    存在する実際の番地および限界番地を導入可能で
    あり、実際の番地および限界番地は番地誤り識別
    装置AFE中で互に処理可能であり、制御ロジツ
    クSTLが備えられ、それにより番地誤り信号線
    AFを経て供給可能でありかつ番地誤りを指示す
    る所の、番地誤り識別装置AFEの出力信号に基
    き、該当するプロセツサから供給された記憶器書
    込み信号を抑圧可能であり、番地誤り識
    別装置AFEは、入力をもつて番地バスＡの高位
    のビツト線の群に接続されたデコーダDEC、お
    よび複数の第１の論理結合回路Ｇ５０，Ｇ５１…
    ……Ｇ５１５並びに１個の第２論理結合回路Ｇ５
    １６から成る回路として構成され、限界番地レジ
    スタ（GAR或はGARH／GARL）の個別の出力
    が所定の記憶器ブロツクに対応し、之は限界番地
    レジスタ（GAR或はGARH／GARL）中に記憶
    されたビツトにより、アクセス自由の或はアクセ
    ス阻止として特徴づけられ、限界番地レジスタ
    （GAR或はGARH／GARL）の個別の出力は、そ
    れに所属する第１の論理結合回路（例えばＧ５
    ０）に導かれ、この論理結合回路の第２入力はそ
    れに所属するデコーダDECの個別の出力と接続
    され、第１の論理結合回路のすべてＧ５０，Ｇ５
    １………Ｇ５１５のものの出力はそれに所属する
    第２論理結合回路Ｇ５１６の入力に接続され、そ
    の出力は番地誤り信号出力AFと接続されたこと
    を特徴とするマイクロプロセツサに対するプログ
    ラム可能の記憶器保護ロジツク。 ２ 制御ロジツクSTLは番地誤り信号の受信
    後、番地レジスタARおよび命令番地レジスタ
    BARに信号を供給し、この信号によりそれ以後
    の番地バス内容の転送が阻止され、よつて番地誤
    り信号を引起した命令の番地、およびアクセスさ
    れるべきであつた記憶箇所の番地を次の誤り解析
    のために保持することを特徴とする特許請求の範
    囲第１項記載のプログラム可能の記憶器保護ロジ
    ツク。 ３ 番地誤りの識別後、続く命令の読出しが抑圧
    可能であり、該当するプロセツサに飛躍命令がデ
    ータバスＤを経て与えられ、之によりオペレーテ
    イングシステムへの飛躍復帰が可能であり、これ
    により、番地誤りを引起した命令の番地、および
    アクセスされるべきであつた番地が読出され、誤
    り解析のためにコンソールに出力されることを特
    徴とする特許請求の範囲第１項記載のプログラム
    可能の記憶器保護ロジツク。 ４ 記憶器保護ロジツクSSLがSAB 8080CPUに
    よつて実現されるマイクロプロセツサシステム中
    に、下記のように、すなわちすべてに存在する書
    込み−読出し−命令線，が直接で
    なく、記憶器保護ロジツクSSLを経て、記憶器に
    導入されるように挿入され、所定の制御信号線例
    えばSTSTBの全番地バスＡ、少くも１個のデー
    タバスビツト例えばＤ５、およびシステムのリセ
    ツト線RESETが記憶器保護ロジツクSSLに接続
    されたことを特徴とする特許請求の範囲第１項な
    いし第３項のいずれかに記載のプログラム可能の
    記憶器保護ロジツク。
JP12469679A 1978-09-29 1979-09-27 Storable memory unit protecting logic for microprocessor Granted JPS5549765A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19782842548 DE2842548A1 (de) 1978-09-29 1978-09-29 Programmierbare speicherschutzlogik fuer mikroprozessorsysteme

Publications (2)

Publication Number Publication Date
JPS5549765A JPS5549765A (en) 1980-04-10
JPS6133218B2 true JPS6133218B2 (ja) 1986-08-01

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ID=6050913

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JP12469679A Granted JPS5549765A (en) 1978-09-29 1979-09-27 Storable memory unit protecting logic for microprocessor

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Country Link
US (1) US4298934A (ja)
EP (1) EP0011685B1 (ja)
JP (1) JPS5549765A (ja)
AT (1) ATE1560T1 (ja)
DE (1) DE2842548A1 (ja)

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