JPS6218059B2 - - Google Patents
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- JPS6218059B2 JPS6218059B2 JP57009270A JP927082A JPS6218059B2 JP S6218059 B2 JPS6218059 B2 JP S6218059B2 JP 57009270 A JP57009270 A JP 57009270A JP 927082 A JP927082 A JP 927082A JP S6218059 B2 JPS6218059 B2 JP S6218059B2
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- Japan
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- data
- memory
- area
- backup
- auxiliary
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- 238000012795 verification Methods 0.000 claims description 22
- 238000012546 transfer Methods 0.000 claims description 12
- 230000005856 abnormality Effects 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 5
- 238000013524 data verification Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000013500 data storage Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 3
- 238000004092 self-diagnosis Methods 0.000 description 3
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
- G06F11/167—Error detection by comparing the memory output
Description
【発明の詳細な説明】
本発明は、プロセツサ制御装置等の各種制御装
置において、データの転送を行なう際に生ずるデ
ータの誤り有無を検証する方式に関するものであ
る。
置において、データの転送を行なう際に生ずるデ
ータの誤り有無を検証する方式に関するものであ
る。
第１図は、かゝる制御装置の一例を示すブロツ
ク図であり、主制御器MCには、制御動作を行な
うマイクロプロセツサ等の主プロセツサCPUM中
心とし、データアクセス用のメモリMEMM、入出
力回路Ｉ／ＯM、データ転送用バツフアメモリ
BMM、および転送データを一時蓄積するレジス
タRGM等が配され、これらは、母線BHMにより接
続されており、メモリMEMM内へ格納された命令
に基づき、メモリMEMMへデータのアクセスを行
ないながら、主プロセツサCPMMが所定の制御動
作を実行するものとなつている。
ク図であり、主制御器MCには、制御動作を行な
うマイクロプロセツサ等の主プロセツサCPUM中
心とし、データアクセス用のメモリMEMM、入出
力回路Ｉ／ＯM、データ転送用バツフアメモリ
BMM、および転送データを一時蓄積するレジス
タRGM等が配され、これらは、母線BHMにより接
続されており、メモリMEMM内へ格納された命令
に基づき、メモリMEMMへデータのアクセスを行
ないながら、主プロセツサCPMMが所定の制御動
作を実行するものとなつている。
また、主制御器MCと対応して切換器SWが設
けてあり、この切換器SWには、主制御器MCの
異常発生に応じて切換動作を行なうマイクロプロ
セツサ等の補助プロセツサCPSSおよび、バツフ
アメモリBMMからデータの転送を受ける補助メ
モリRAMが設けてあると共に、インターフエイ
スＩ／Fa、Ｉ／Fbが設けてあり、これを介して
主制御器MCと予備制御器BCとのデータ授受およ
び信号授受を行なうものとなつている。
けてあり、この切換器SWには、主制御器MCの
異常発生に応じて切換動作を行なうマイクロプロ
セツサ等の補助プロセツサCPSSおよび、バツフ
アメモリBMMからデータの転送を受ける補助メ
モリRAMが設けてあると共に、インターフエイ
スＩ／Fa、Ｉ／Fbが設けてあり、これを介して
主制御器MCと予備制御器BCとのデータ授受およ
び信号授受を行なうものとなつている。
なお、主制御器MCと対称的な構成を有する予
備制御器BCには、切換器SWの切換動作に応じ、
主プロセツサCPUMの制御動作を代行するマイク
ロプロセツサ等の予備プロセツサCPUB、補助メ
モリRAMからデータの転送を受けるバツクアツ
プメモリMEMB、入出力回路Ｉ／ＯB、転送され
て来るデータを一時蓄積するレジスタRGB、転送
するデータを格納するためのバツフアメモリ
BMB等が設けられ、これらが母線BHBにより接続
されている。
備制御器BCには、切換器SWの切換動作に応じ、
主プロセツサCPUMの制御動作を代行するマイク
ロプロセツサ等の予備プロセツサCPUB、補助メ
モリRAMからデータの転送を受けるバツクアツ
プメモリMEMB、入出力回路Ｉ／ＯB、転送され
て来るデータを一時蓄積するレジスタRGB、転送
するデータを格納するためのバツフアメモリ
BMB等が設けられ、これらが母線BHBにより接続
されている。
このほか、常時は主制御器MCが制御動作を行
なうものとなつており、これに伴なうデータがバ
ツフアメモリBMMへ逐次転送され、更に、これ
の内容がすべて予備メモリRAMへ逐次転送され
るものとなつているため、バツフアメモリBMM
の内容と補助メモリRAMの内容とは常時一致す
るものとなつている。
なうものとなつており、これに伴なうデータがバ
ツフアメモリBMMへ逐次転送され、更に、これ
の内容がすべて予備メモリRAMへ逐次転送され
るものとなつているため、バツフアメモリBMM
の内容と補助メモリRAMの内容とは常時一致す
るものとなつている。
このため、主制御器MCが正常に制御動作を逐
行中は、予備制御器BCが待機状態となつている
が、若し、主制御器MCに異常を生ずれば、直ち
に補助メモリRAMの内容がバツクアツプメモリ
MEMBへ転送されると共に、切換器SWから代行
開始の命令が与えられることにより、予備プロセ
ツサCPUBがバツクアツプメモリMEMBの内容に
応じ、主プロセツサCPUMの制御動作を代行する
ものとなつている。
行中は、予備制御器BCが待機状態となつている
が、若し、主制御器MCに異常を生ずれば、直ち
に補助メモリRAMの内容がバツクアツプメモリ
MEMBへ転送されると共に、切換器SWから代行
開始の命令が与えられることにより、予備プロセ
ツサCPUBがバツクアツプメモリMEMBの内容に
応じ、主プロセツサCPUMの制御動作を代行する
ものとなつている。
すなわち、主プロセツサCPUMは、周期的に自
己診断動作を行なつており、若し、これの結果異
常を検出すれば、異常信号（COS）を送出する
ため、ORゲートＧMを介してこれが切換器SWへ
与えられ、これに応じて補助プロセツサCPUS
が、補助メモリRAMの内容をバツクアツプメモ
リMEMBへ転送すると共に、予備制御器BCに対
し代行開始の命令を送出する等の切換動作を行な
う。
己診断動作を行なつており、若し、これの結果異
常を検出すれば、異常信号（COS）を送出する
ため、ORゲートＧMを介してこれが切換器SWへ
与えられ、これに応じて補助プロセツサCPUS
が、補助メモリRAMの内容をバツクアツプメモ
リMEMBへ転送すると共に、予備制御器BCに対
し代行開始の命令を送出する等の切換動作を行な
う。
なお、主プロセツサCPUSが自己診断も不可能
となつたときは、図上省略した監視用タイマーが
タイムアツプし、タイムアツプ信号（WDT）を
生ずるため、これがORゲートＧMを介して切換器
SWへ与えられることにより、切換器SWにおい
て前述と同様の切換動作が行なわれる。
となつたときは、図上省略した監視用タイマーが
タイムアツプし、タイムアツプ信号（WDT）を
生ずるため、これがORゲートＧMを介して切換器
SWへ与えられることにより、切換器SWにおい
て前述と同様の切換動作が行なわれる。
ただし、予備制御器BCにおいて制御動作を実
行中も、自己診断動作および監視用タイマーによ
る監視が行なわれていると共に、バツクアツプメ
モリMEMBの内容を補助メモリRAMへ転送する
動作が行なわれており、異常を生ずれば、異常信
号（COS）またはタイムアツプ信号（WDT）が
ORゲートＧBを介して切換器SWへ与えられるた
め、この場合は、予備プロセツサCPUBの動作を
主プロセツサCPUMが代行するものとなる。
行中も、自己診断動作および監視用タイマーによ
る監視が行なわれていると共に、バツクアツプメ
モリMEMBの内容を補助メモリRAMへ転送する
動作が行なわれており、異常を生ずれば、異常信
号（COS）またはタイムアツプ信号（WDT）が
ORゲートＧBを介して切換器SWへ与えられるた
め、この場合は、予備プロセツサCPUBの動作を
主プロセツサCPUMが代行するものとなる。
このほか、実際の装置構成上は、複数の主制御
器MCおよび、これと対応する切換器SWが設け
られるのに対し、予備制御器BCは１台のみが設
けられるものとなつており、予備制御器BCは、
複数の主制御器MC中のいずれかの異常発生に応
じ、共通に用いられるものとなつている。
器MCおよび、これと対応する切換器SWが設け
られるのに対し、予備制御器BCは１台のみが設
けられるものとなつており、予備制御器BCは、
複数の主制御器MC中のいずれかの異常発生に応
じ、共通に用いられるものとなつている。
したがつて、第１図の構成によれば、いずれか
の主制御器MCに異常を生ずれば、直ちに予備制
御器BCが制御動作を代行するため、全装置とし
ての高信頼性が得られる。
の主制御器MCに異常を生ずれば、直ちに予備制
御器BCが制御動作を代行するため、全装置とし
ての高信頼性が得られる。
しかし、バツフアメモリBMMへデータが転送
される際、誤りを生ずることがあり、これをその
まゝ補助メモリRAMへ転送し、更に異常の発生
に応じてバツクアツプメモリMEMBへ転送すれ
ば、誤つたデータがバツクアツプメモリMEMBへ
格納されるものとなり、これに基づく予備プロセ
ツサCPUBの制御動作に誤りを生ずる欠点が存在
している。
される際、誤りを生ずることがあり、これをその
まゝ補助メモリRAMへ転送し、更に異常の発生
に応じてバツクアツプメモリMEMBへ転送すれ
ば、誤つたデータがバツクアツプメモリMEMBへ
格納されるものとなり、これに基づく予備プロセ
ツサCPUBの制御動作に誤りを生ずる欠点が存在
している。
本発明は従来のかゝる欠点を根本的に解消する
目的を有し、バツフアメモリおよび補助メモリの
余剰エリヤへ検証エリヤを設け、データエリヤへ
のデータ格納に際してデータの少くとも一部を検
証エリヤにも格納し、これらが補助メモリへ転送
された後に、検証エリヤへ格納されたデータと、
これと対応するデータエリヤのデータとを比較
し、この結果が一致したときにのみ、切換動作に
よるデータの転送をバツクアツプメモリに対して
行なうものとした極めて効果的な制御装置のデー
タ検証方式を提供するものである。
目的を有し、バツフアメモリおよび補助メモリの
余剰エリヤへ検証エリヤを設け、データエリヤへ
のデータ格納に際してデータの少くとも一部を検
証エリヤにも格納し、これらが補助メモリへ転送
された後に、検証エリヤへ格納されたデータと、
これと対応するデータエリヤのデータとを比較
し、この結果が一致したときにのみ、切換動作に
よるデータの転送をバツクアツプメモリに対して
行なうものとした極めて効果的な制御装置のデー
タ検証方式を提供するものである。
以下、実施例を示す第２図により本発明の詳細
を説明する。
を説明する。
第２図は、バツフアメモリBMBのデータ格納
状況を示す図であり、データの転送周期が反復さ
れるのに応じ、データの格納状況が(A)から(D)へと
変化するものとなつている。
状況を示す図であり、データの転送周期が反復さ
れるのに応じ、データの格納状況が(A)から(D)へと
変化するものとなつている。
すなわち、同図においては、バツフアメモリ
BMBのアドレス（AD）を、検証エリヤCAおよび
データエリヤDAへ分割し、転送周期毎にデータ
エリヤDAのアドレスl1〜ｌ3oに対し、データＤa1
〜Ｄa3o、Ｄb1〜Ｄb3o、Ｄc1〜Ｄc3o、Ｄd1〜Ｄd3oを
内容更新のうえ逐次格納すると共に、(A)において
は、データＤa1〜Ｄa3o中の第１ブロツクB1のデー
タＤa1〜Ｄaoを検証エリヤCAのアドレスＫ＋１〜
Ｋ＋ｎへ同時に格納し、(B)においてはデータＤb1
〜Ｄb3o中の第２ブロツクB2のデータＤbo+1〜Ｄb2o
を検証エリヤCAへ内容を更新のうえ同時に格納
し、(C)においては、データＤc1〜Ｄc3o中の第３ブ
ロツクB3のデータＤc2o+1〜Ｄc3oを検証エリヤCA
へ内容を更新のうえ同時に格納し、(D)において
は、データＤd1〜Ｄd3o中の第１ブロツクB1のデー
タＤd1〜Ｄdoを検証エリヤCAへ内容を更新のう
え同時に格納しており、検証エリヤCAへ格納す
るデータのブロツクを第１ブロツクB1〜第３ブ
ロツクB3へ、更に第１ブロツクB1へと変化さ
せ、これを反復するものとなつている。
BMBのアドレス（AD）を、検証エリヤCAおよび
データエリヤDAへ分割し、転送周期毎にデータ
エリヤDAのアドレスl1〜ｌ3oに対し、データＤa1
〜Ｄa3o、Ｄb1〜Ｄb3o、Ｄc1〜Ｄc3o、Ｄd1〜Ｄd3oを
内容更新のうえ逐次格納すると共に、(A)において
は、データＤa1〜Ｄa3o中の第１ブロツクB1のデー
タＤa1〜Ｄaoを検証エリヤCAのアドレスＫ＋１〜
Ｋ＋ｎへ同時に格納し、(B)においてはデータＤb1
〜Ｄb3o中の第２ブロツクB2のデータＤbo+1〜Ｄb2o
を検証エリヤCAへ内容を更新のうえ同時に格納
し、(C)においては、データＤc1〜Ｄc3o中の第３ブ
ロツクB3のデータＤc2o+1〜Ｄc3oを検証エリヤCA
へ内容を更新のうえ同時に格納し、(D)において
は、データＤd1〜Ｄd3o中の第１ブロツクB1のデー
タＤd1〜Ｄdoを検証エリヤCAへ内容を更新のう
え同時に格納しており、検証エリヤCAへ格納す
るデータのブロツクを第１ブロツクB1〜第３ブ
ロツクB3へ、更に第１ブロツクB1へと変化さ
せ、これを反復するものとなつている。
このため、バツフアメモリBMMの内容をすべ
て、第２図と同様の補助メモリRAMへ転送のう
え、検証エリヤCAのデータと、データエリヤDA
における検証エリヤCAのデータと対応するデー
タとを比較すれば、両者の一致により、データの
誤りが確率的に無いことが検証できる一方、両者
の不一致により、データの誤りの生じていること
が検証できる。
て、第２図と同様の補助メモリRAMへ転送のう
え、検証エリヤCAのデータと、データエリヤDA
における検証エリヤCAのデータと対応するデー
タとを比較すれば、両者の一致により、データの
誤りが確率的に無いことが検証できる一方、両者
の不一致により、データの誤りの生じていること
が検証できる。
なお、第２図のとおり、比較時に、検証エリヤ
CAへ格納されているデータが、データエリヤDA
のいずれへ格納されているデータと対応するかを
示すため、各ブロツクB1〜B3における先頭デー
タのアドルスl1、ｌo+1、l2o+1等を、検証エリヤ
CAと隣接するアドレスＫへ同時に格納するもの
としてある。
CAへ格納されているデータが、データエリヤDA
のいずれへ格納されているデータと対応するかを
示すため、各ブロツクB1〜B3における先頭デー
タのアドルスl1、ｌo+1、l2o+1等を、検証エリヤ
CAと隣接するアドレスＫへ同時に格納するもの
としてある。
また、補助プロセツサCPUSにおいて上述の比
較を行なつたうえ、この情報を保持するものと
し、異常信号（COS）またはタイムアツプ信号
（WDT）が与えられたとき、比較結果が一致した
ときにのみ、補助メモリRAMにおけるデータエ
リヤの内容をバツクアツプメモリMEMBへ転送す
るものとすれば、バツクアツプメモリMEMBへ誤
つたデータが格納されることはなく、予備プロセ
ツサCPUBが誤つた制御動作を開始することが阻
止される。
較を行なつたうえ、この情報を保持するものと
し、異常信号（COS）またはタイムアツプ信号
（WDT）が与えられたとき、比較結果が一致した
ときにのみ、補助メモリRAMにおけるデータエ
リヤの内容をバツクアツプメモリMEMBへ転送す
るものとすれば、バツクアツプメモリMEMBへ誤
つたデータが格納されることはなく、予備プロセ
ツサCPUBが誤つた制御動作を開始することが阻
止される。
たヾし、検証エリヤCAへ格納するデータは、
データエリヤDAへ格納されるデータの少くとも
一部であればよいが、条件に応じてデータエリヤ
DAのデータをすべて検証エリヤCAへ格納しても
よく、検証エリヤCAは、バツフアメモリBMMの
余剰エリヤであれば、いずれへ設けても同様であ
り、種々の変形が自在である。
データエリヤDAへ格納されるデータの少くとも
一部であればよいが、条件に応じてデータエリヤ
DAのデータをすべて検証エリヤCAへ格納しても
よく、検証エリヤCAは、バツフアメモリBMMの
余剰エリヤであれば、いずれへ設けても同様であ
り、種々の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、特に部品の増設等を行なわず、転送データの
誤り有無が確実に検証できるため、データの転送
を行なう各種の制御装置において顕著な効果を呈
する。
ば、特に部品の増設等を行なわず、転送データの
誤り有無が確実に検証できるため、データの転送
を行なう各種の制御装置において顕著な効果を呈
する。
第１図は制御装置の一例を示すブロツク図、第
２図はバツフアメモリのデータ格納状況を示す図
である。 MC……主制御器、SW……切換器、BC……予
備制御器、CPUM……主プロセツサ、CPUS……
補助プロセツサ、CPUB……予備プロセツサ、
MEMM……メモリ、RAM……補助メモリ、
MEMB……バツクアツプメモリ、BMM，BMB…
…バツフアメモリ、CA……検証エリヤ、DA……
データエリヤ、Ｄa1〜Ｄa3o，Ｄb1〜Ｄb3o，Ｄc1〜
Ｄc3o，Ｄd1〜Ｄd3o……データ。
２図はバツフアメモリのデータ格納状況を示す図
である。 MC……主制御器、SW……切換器、BC……予
備制御器、CPUM……主プロセツサ、CPUS……
補助プロセツサ、CPUB……予備プロセツサ、
MEMM……メモリ、RAM……補助メモリ、
MEMB……バツクアツプメモリ、BMM，BMB…
…バツフアメモリ、CA……検証エリヤ、DA……
データエリヤ、Ｄa1〜Ｄa3o，Ｄb1〜Ｄb3o，Ｄc1〜
Ｄc3o，Ｄd1〜Ｄd3o……データ。
Claims (1)
- １ 制御動作を行なう主プロセツサおよびデータ
アクセス用のメモリならびにデータ転送用のバツ
フアメモリを備える主制御器と、該主制御器の異
常発生に応じて切換動作を行なう補助プロセツサ
および前記バツフアメモリからのデータの転送を
受ける補助メモリを備える切換器と、該切換器の
切換動作に応じて前記主プロセツサの制御動作を
代行する予備プロセツサおよび前記補助メモリか
らデータの転送を受けるバツクアツプメモリを備
える予備制御器とからなる制御装置において、前
記バツフアメモリおよびバツクアツプメモリへ検
証エリアを設け、転送データを前記バツフアメモ
リのデータエリヤへ格納する際、前記転送データ
の少くとも一部を前記検証エリヤへ格納し、前記
データエリヤおよび検証エリヤのデータが前記補
助メモリへ転送されてから、前記データエリヤに
おける前記検証エリヤのデータと対応するデータ
と該検証エリヤのデータとを比較し、該比較結果
の一致に応じてデータに誤りの無いことを検証す
るものとしたことを特徴とする制御装置のデータ
検証方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009270A JPS58127254A (ja) | 1982-01-23 | 1982-01-23 | 制御装置のデ−タ検証方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57009270A JPS58127254A (ja) | 1982-01-23 | 1982-01-23 | 制御装置のデ−タ検証方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127254A JPS58127254A (ja) | 1983-07-29 |
| JPS6218059B2 true JPS6218059B2 (ja) | 1987-04-21 |
Family
ID=11715755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57009270A Granted JPS58127254A (ja) | 1982-01-23 | 1982-01-23 | 制御装置のデ−タ検証方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127254A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60157643A (ja) * | 1984-01-26 | 1985-08-17 | Yokogawa Hokushin Electric Corp | 二重化計算機 |
| JP5543736B2 (ja) * | 2009-07-13 | 2014-07-09 | 東芝三菱電機産業システム株式会社 | 電力変換装置 |
-
1982
- 1982-01-23 JP JP57009270A patent/JPS58127254A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58127254A (ja) | 1983-07-29 |
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