JPS62143147A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS62143147A JPS62143147A JP28210485A JP28210485A JPS62143147A JP S62143147 A JPS62143147 A JP S62143147A JP 28210485 A JP28210485 A JP 28210485A JP 28210485 A JP28210485 A JP 28210485A JP S62143147 A JPS62143147 A JP S62143147A
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- JP
- Japan
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- controller
- ram
- signal
- address
- dynamic ram
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明はＲＡ Ｍコントローラを使用してダイナミッ
クＲＡ Ｍをアクセス制御する情報処理装置に関する。
クＲＡ Ｍをアクセス制御する情報処理装置に関する。
［従来の技術］
従来、ＲＡ Ｍコントローラを使用してダイナミックＲ
ＡＭをアクセス制御するものでは第２図に示すものが知
られている。これは中央処理装置（以下、ＣＰＵと称す
る。）１からアドレス・ラッチ・イネーブル信号ＡＬＥ
をインターフェース２に供給するとそのインターフェー
ス２からＲＡＭコントローラ３に起動信号ＲＡＳＩＮが
供給され、ＲＡＭコントローラ３によってダイナミック
ＲＡＭ４かアクセス制御される。このアクセス制御はア
ドレスデコーダ５からのチップセレクト信号ＣＩがアク
ティブのときにはリード、ライト動作を行ない、またノ
ンアクティブのときにはリフレッシュ動作を行なう。
ＡＭをアクセス制御するものでは第２図に示すものが知
られている。これは中央処理装置（以下、ＣＰＵと称す
る。）１からアドレス・ラッチ・イネーブル信号ＡＬＥ
をインターフェース２に供給するとそのインターフェー
ス２からＲＡＭコントローラ３に起動信号ＲＡＳＩＮが
供給され、ＲＡＭコントローラ３によってダイナミック
ＲＡＭ４かアクセス制御される。このアクセス制御はア
ドレスデコーダ５からのチップセレクト信号ＣＩがアク
ティブのときにはリード、ライト動作を行ない、またノ
ンアクティブのときにはリフレッシュ動作を行なう。
なお、６はクロックジェネレータで、ＣＰ、Ｕｌ、イン
ターフェース２及びＲＡ Ｍコントローラ３か動作する
ための括本タロツクを発生している。７はウェイト回路
で、必要時ＣＰＵＩにウェイトをかける回路である。８
は分周回路で、ＲＡ Ｍコントローラ３がリフレッシュ
動作を行なう時間間隔を作っている。９はアドレスラッ
チで、ＣＰＵ１から出力されるアドレス信号をラッチす
る。１０は信号発生回路で、ＣＰＵＩからの信号ＲＤ、
ＷＲ，ＩＯ／Ｍによって４つの信号 ＩＯＲ。
ターフェース２及びＲＡ Ｍコントローラ３か動作する
ための括本タロツクを発生している。７はウェイト回路
で、必要時ＣＰＵＩにウェイトをかける回路である。８
は分周回路で、ＲＡ Ｍコントローラ３がリフレッシュ
動作を行なう時間間隔を作っている。９はアドレスラッ
チで、ＣＰＵ１から出力されるアドレス信号をラッチす
る。１０は信号発生回路で、ＣＰＵＩからの信号ＲＤ、
ＷＲ，ＩＯ／Ｍによって４つの信号 ＩＯＲ。
１０ＷＳＭＲ，ＭＷを発生している。
前記アドレスラッチ９からのアドレス信号は前記アドレ
スデコーダに供給され、前記信号発生回路１０からの信
号ＭＷは前記ＲＡＭコントローラ３に供給されている。
スデコーダに供給され、前記信号発生回路１０からの信
号ＭＷは前記ＲＡＭコントローラ３に供給されている。
［発明か解決しようとする問題点］
しかしこのようなものではＣＰＵＩが割込み処理などを
行なっている間はダイナミックＲＡＭ ４に対するデー
タのリード、ライト制御ができないためデータのリード
、ライトに時間がかかる問題があった。
行なっている間はダイナミックＲＡＭ ４に対するデー
タのリード、ライト制御ができないためデータのリード
、ライトに時間がかかる問題があった。
このためダイレクト・メモリ・アクセスコントローラ（
以下、ＤＭＡコントローラと称する。）を使用し、ＣＰ
Ｕ１に代ってダイナミックＲＡＭ４のデータをリード、
ライト制御する、いわゆるＤ Ｍ Ａ制御か考えられる
か、単にＤＭＡコントローラを使用したのではＣＰＵＩ
がＤＭＡコントローラにリード、ライト制御を委ねた場
合ＣＰＵＩはフローティング状態となってＲＡＭコント
ローラ３の起動ができなくなり、ダイナミックＲＡ Ｍ
４のリフレッシュができなくなりデータが破壊される問
題がある。
以下、ＤＭＡコントローラと称する。）を使用し、ＣＰ
Ｕ１に代ってダイナミックＲＡＭ４のデータをリード、
ライト制御する、いわゆるＤ Ｍ Ａ制御か考えられる
か、単にＤＭＡコントローラを使用したのではＣＰＵＩ
がＤＭＡコントローラにリード、ライト制御を委ねた場
合ＣＰＵＩはフローティング状態となってＲＡＭコント
ローラ３の起動ができなくなり、ダイナミックＲＡ Ｍ
４のリフレッシュができなくなりデータが破壊される問
題がある。
この発明はこのような問題を解決するために為されたも
ので、ダイナミックＲＡＭをＲＡＭコントローラを使用
してアクセス制御するものにおいて、ダイナミックＲＡ
Ｍのデータを中央処理装置のみでなくダイレクト・メモ
リ・アクセスコントローラを使用してもダイナミックＲ
ＡＭのデータ処理ができ、従ってデータ処理が迅速にで
き、しかもダイレクト・メモリ・アクセスコントローラ
によるデータ処理時にダイナミックＲＡＭのデータが破
壊される虞れがない情報処理装置を提供することを目的
とする。
ので、ダイナミックＲＡＭをＲＡＭコントローラを使用
してアクセス制御するものにおいて、ダイナミックＲＡ
Ｍのデータを中央処理装置のみでなくダイレクト・メモ
リ・アクセスコントローラを使用してもダイナミックＲ
ＡＭのデータ処理ができ、従ってデータ処理が迅速にで
き、しかもダイレクト・メモリ・アクセスコントローラ
によるデータ処理時にダイナミックＲＡＭのデータが破
壊される虞れがない情報処理装置を提供することを目的
とする。
［問題点を解決するための手段］
この発明は、ダイナミックＲＡＭと、このダイナミック
ＲＡＭに対してアクセス制御を行なうＲＡＭコントロー
、うと、データ処理を行なう中央処理装置及びこの中央
処理装置に代ってデータ処理を行なうダイレクト・メモ
リ・アクセスコントローラと、中央処理装置からのアド
レス・ラッチ・イネーブル信号又はダイレクト・メモリ
・アクセスコントローラからのアドレス・ストローブ信
号を入力されてＲＡＭコントローラにダイナミックＲＡ
Ｍのアクセス制御動作を行なわせる信号を 。
ＲＡＭに対してアクセス制御を行なうＲＡＭコントロー
、うと、データ処理を行なう中央処理装置及びこの中央
処理装置に代ってデータ処理を行なうダイレクト・メモ
リ・アクセスコントローラと、中央処理装置からのアド
レス・ラッチ・イネーブル信号又はダイレクト・メモリ
・アクセスコントローラからのアドレス・ストローブ信
号を入力されてＲＡＭコントローラにダイナミックＲＡ
Ｍのアクセス制御動作を行なわせる信号を 。
供給するインターフェースとを設けたものである。
［作用］
このような（１１４成の本発明においては中央処理装置
からインターフェースにアドレス・ラッチ・イネーブル
信号番供給することによってインターフェースからＲＡ
Ｍコントローラに起動信号が供給されダイナミックＲＡ
Ｍがアクセス制御される。
からインターフェースにアドレス・ラッチ・イネーブル
信号番供給することによってインターフェースからＲＡ
Ｍコントローラに起動信号が供給されダイナミックＲＡ
Ｍがアクセス制御される。
またＤ Ｍ Ａ動作を行なう場合には中央処理装置がフ
ローティング状態となるがこのときにはダイレクト・メ
モリ・アクセスコントローラからアドレス・ストローブ
信号かインターフェースに供給され、これによりインタ
ーフェースからＲＡＭコントローラに起動信号が供給さ
れダイナミックＲＡ Ｍがアクセス制御される。このよ
うに中央処理装置でもダイレクト・メモリ・アクセスコ
ントローラでもダイナミックＲＡＭをアクセス制御、す
なわちデータのリード、ライトやリフレッシュの動作が
できる。
ローティング状態となるがこのときにはダイレクト・メ
モリ・アクセスコントローラからアドレス・ストローブ
信号かインターフェースに供給され、これによりインタ
ーフェースからＲＡＭコントローラに起動信号が供給さ
れダイナミックＲＡ Ｍがアクセス制御される。このよ
うに中央処理装置でもダイレクト・メモリ・アクセスコ
ントローラでもダイナミックＲＡＭをアクセス制御、す
なわちデータのリード、ライトやリフレッシュの動作が
できる。
［実施例］
以ド、この発明の実施例を図面を参照して説明する。
第１図に示すようにＣＰＵ （中央処理装置）１１を設
け、このＣＰＵＩＩからのパスライン１２をＤＭＡ （
ダイレクト・メモリ・アクセス）コントローラ１３、ア
ドレスラッチ１４及びダイナミックＲＡＭ（ランダム−
アクセス制御動作）１５にそれぞれ接続している。前記
アドレスラッチ１４からのパスライン１６をアドレスデ
コーダ１７及びＲＡ Ｍコントローラ１８にそれぞれ接
続している。
け、このＣＰＵＩＩからのパスライン１２をＤＭＡ （
ダイレクト・メモリ・アクセス）コントローラ１３、ア
ドレスラッチ１４及びダイナミックＲＡＭ（ランダム−
アクセス制御動作）１５にそれぞれ接続している。前記
アドレスラッチ１４からのパスライン１６をアドレスデ
コーダ１７及びＲＡ Ｍコントローラ１８にそれぞれ接
続している。
また前シ己ＣＰＵＩ １はアドレス・ラッチ・イネ−プ
ル信号ＡＬＥを前記アドレスラッチ１４に供給するとと
もにオアゲート１９を介してインターフェース２０に供
給している。前記ＤＭＡコントローラ１３はアドレス・
ストローブ信号ＡＤＳＴＢを前記オアゲート１９を介し
て前記インターフェース２０にアドレス・ラッチ・イネ
ーブル信号ＡＬＥとして供給している。
ル信号ＡＬＥを前記アドレスラッチ１４に供給するとと
もにオアゲート１９を介してインターフェース２０に供
給している。前記ＤＭＡコントローラ１３はアドレス・
ストローブ信号ＡＤＳＴＢを前記オアゲート１９を介し
て前記インターフェース２０にアドレス・ラッチ・イネ
ーブル信号ＡＬＥとして供給している。
また前記ＣＰＵＩＩは信号ＲＤＳＷＲＳ １０／Ｍを信
号発生回路２１に供給している。前記信号発生回路２１
は信号ＲＤ、ＷＲ，１０／Ｍを入力されて４つの信号１
０Ｒ，ＩＯＷ、ＭＲ，ＭＷを発生し、それぞれ前記ＤＭ
Ａコントローラ１３に供給している。
号発生回路２１に供給している。前記信号発生回路２１
は信号ＲＤ、ＷＲ，１０／Ｍを入力されて４つの信号１
０Ｒ，ＩＯＷ、ＭＲ，ＭＷを発生し、それぞれ前記ＤＭ
Ａコントローラ１３に供給している。
前記アドレスデコーダ１７は前記アドレスラッチ１４か
らのアドレス信号によって前記ＤＭＡコントローラ１３
、ＲＡＭコントローラ１８及びインターフェース２０に
チップセレクト信号Ｃ石を供給している。
らのアドレス信号によって前記ＤＭＡコントローラ１３
、ＲＡＭコントローラ１８及びインターフェース２０に
チップセレクト信号Ｃ石を供給している。
前記インターフェース２０はアドレス・ラッチ、イネー
ブル信号ＡＬＥを入力されて起動がかかり前記ダイナミ
ックＲＡＭ１５にそのＲＡＭ１５を起動させるための起
動信号ＲＡＳＩＮを供給している。
ブル信号ＡＬＥを入力されて起動がかかり前記ダイナミ
ックＲＡＭ１５にそのＲＡＭ１５を起動させるための起
動信号ＲＡＳＩＮを供給している。
２２は基本クロックを発生するクロックジェネレータで
、このクロックジェネレータ２２からの基本クロックを
前記ＣＰＵ１’ｌ、ＤＭＡコントローラ１３、ＲＡＭコ
ントローラ１８、インターフェース２０及び分周回路２
３にそれぞれ供給しての周波数に分周して前記ＲＡＭコ
ントローラ１８にリフレッシュ制御信号ＲＦＣＫとして
供給している。前記ＲＡＭコントローラ１８はリフレッ
シュ制御信号ＲＦ ＣＫを入力されて前記ダイナミック
ＲＡＭ１５をリフレッシュする時間間隔を作っている。
、このクロックジェネレータ２２からの基本クロックを
前記ＣＰＵ１’ｌ、ＤＭＡコントローラ１３、ＲＡＭコ
ントローラ１８、インターフェース２０及び分周回路２
３にそれぞれ供給しての周波数に分周して前記ＲＡＭコ
ントローラ１８にリフレッシュ制御信号ＲＦＣＫとして
供給している。前記ＲＡＭコントローラ１８はリフレッ
シュ制御信号ＲＦ ＣＫを入力されて前記ダイナミック
ＲＡＭ１５をリフレッシュする時間間隔を作っている。
２４は前記ＣＰＵＩ １、ＤＭＡコントローラ１３及び
インターフェース２０に信号ＲＤＹを供給し必要時にウ
ェイトをかけるよう（こしている。
インターフェース２０に信号ＲＤＹを供給し必要時にウ
ェイトをかけるよう（こしている。
このような構成の本実施例においてはＣＰＵ１１がダイ
ナミックＲＡＭ１５をアクセス°制御する場合にはアド
レスラッチ１４に必要なアドレス信号を供給するととも
にアドレス・ラッチ・イネーブル信号ＡＬＥをインター
フェース２０に供給する。しかしてアドレスデコーダ１
７によってＲＡＭコントローラ１８及びインターフェー
ス２０かチップセレクトされ、インターフェース２０か
らＲＡ Ｍコントローラ１８に起動信号ＲＡＳＩＮが供
給されてＲＡＭコントローラ１８が起動する。これによ
りダイナミックＲＡＭ１５が起動され、ＣＰＵＩＩによ
ってダイナミックＲＡＭ１５に対してデータがリード、
ライト制御され、またリフレッシュ制御される。
ナミックＲＡＭ１５をアクセス°制御する場合にはアド
レスラッチ１４に必要なアドレス信号を供給するととも
にアドレス・ラッチ・イネーブル信号ＡＬＥをインター
フェース２０に供給する。しかしてアドレスデコーダ１
７によってＲＡＭコントローラ１８及びインターフェー
ス２０かチップセレクトされ、インターフェース２０か
らＲＡ Ｍコントローラ１８に起動信号ＲＡＳＩＮが供
給されてＲＡＭコントローラ１８が起動する。これによ
りダイナミックＲＡＭ１５が起動され、ＣＰＵＩＩによ
ってダイナミックＲＡＭ１５に対してデータがリード、
ライト制御され、またリフレッシュ制御される。
また、ＤＭＡコントローラ１３がダイナミックＲＡＭ１
５をアクセス制御する場合には先ずＣＰＵＩ １が信号
ＲＤ、ＷＲ，Ｉ Ｏ／Ｍを出力して制御をＤＭＡコント
ローラ１３にわたす。これによＩ’）ＤＭＡコントロー
ラ１３はアドレスラッチ１４に必要なアドレス信号を供
給するとともにアドレス・ストローフ信号ＡＤＳＴＢを
インターフェース２０に供給する。しかしてアドレスデ
コーダ１７によってＲＡＭコントローラ１８及びインタ
ーフェース２０がチップセレクトされ、インターフェー
ス２０からＲＡＭコントローラ１８に起動信号ＲＡＳＩ
Ｎが供給されてＲＡＭコントローラ１８が起動する。こ
れによりダイナミックＲＡＭ１５が起動され、ＤＭＡコ
ントローラ１３によってダイナミックＲＡＭ１５に対し
てデータがリード、ライト制御され、またリフレッシュ
制御される。
５をアクセス制御する場合には先ずＣＰＵＩ １が信号
ＲＤ、ＷＲ，Ｉ Ｏ／Ｍを出力して制御をＤＭＡコント
ローラ１３にわたす。これによＩ’）ＤＭＡコントロー
ラ１３はアドレスラッチ１４に必要なアドレス信号を供
給するとともにアドレス・ストローフ信号ＡＤＳＴＢを
インターフェース２０に供給する。しかしてアドレスデ
コーダ１７によってＲＡＭコントローラ１８及びインタ
ーフェース２０がチップセレクトされ、インターフェー
ス２０からＲＡＭコントローラ１８に起動信号ＲＡＳＩ
Ｎが供給されてＲＡＭコントローラ１８が起動する。こ
れによりダイナミックＲＡＭ１５が起動され、ＤＭＡコ
ントローラ１３によってダイナミックＲＡＭ１５に対し
てデータがリード、ライト制御され、またリフレッシュ
制御される。
このようにダイナミックＲＡＭ１５をＣＰＵ１１のみで
なく ＤＭＡコントローラ１３によってもデータのリー
ト、ライト制御及びリフレッシュ制御ができるので、Ｄ
ＭＡコントローラ１３を使用すればダイナミックＲＡＭ
１５のデータのリード、ライト動作は迅速に行なうこと
ができる。またＤＭＡコントローラ１３からのアドレス
・ストローブ信号ＡＤＳＴＢを利用してＲＡＭコントロ
ーラ１８の起動をかけているので、ダイナミックＲＡＭ
１５を確実のリフレッシュすることかできダイナミック
ＲＡＭ１’５のデータが破壊される虞れはない。
なく ＤＭＡコントローラ１３によってもデータのリー
ト、ライト制御及びリフレッシュ制御ができるので、Ｄ
ＭＡコントローラ１３を使用すればダイナミックＲＡＭ
１５のデータのリード、ライト動作は迅速に行なうこと
ができる。またＤＭＡコントローラ１３からのアドレス
・ストローブ信号ＡＤＳＴＢを利用してＲＡＭコントロ
ーラ１８の起動をかけているので、ダイナミックＲＡＭ
１５を確実のリフレッシュすることかできダイナミック
ＲＡＭ１’５のデータが破壊される虞れはない。
［イご明の効果］
以上詳述したようにこの発明によれば、ダイナミックＲ
Ａ ＭをＲＡＭコントローラを使用してアクセス制御す
るものにおいて、ダイナミックＲＡ Ｍのデータを中央
処理装置のみでなくダイレクト・メモリ・アクセスコン
トローラを使用してもダイナミックＲＡＭのデータ処理
ができ、従ってデータ処理が迅速にでき、しかもダイレ
クト・メモリ・アクセスコントローラによるデータ処理
時にダイナミックＲＡＭのデータが破壊される虞れかな
い情報処理装置を提供できるものである。
Ａ ＭをＲＡＭコントローラを使用してアクセス制御す
るものにおいて、ダイナミックＲＡ Ｍのデータを中央
処理装置のみでなくダイレクト・メモリ・アクセスコン
トローラを使用してもダイナミックＲＡＭのデータ処理
ができ、従ってデータ処理が迅速にでき、しかもダイレ
クト・メモリ・アクセスコントローラによるデータ処理
時にダイナミックＲＡＭのデータが破壊される虞れかな
い情報処理装置を提供できるものである。
第１図はこの発明の実施例を示す回路図、第２図は従来
例を示す回路図である。 １１・・・中央処理装置（ＣＰＵ） 、１３・・・ダイ
レクト・メモリ・アクセス（ＤＭＡ）コントローラ、１
５・・ダイナミックＲＡＭ （ランダム・アクセス・メ
モリ）、１８・・・ＲＡＭコントローラ、２０・・・イ
ンターフェース。
例を示す回路図である。 １１・・・中央処理装置（ＣＰＵ） 、１３・・・ダイ
レクト・メモリ・アクセス（ＤＭＡ）コントローラ、１
５・・ダイナミックＲＡＭ （ランダム・アクセス・メ
モリ）、１８・・・ＲＡＭコントローラ、２０・・・イ
ンターフェース。
Claims (1)
- 【特許請求の範囲】 ダイナミックＲＡＭと、このダイナミック ＲＡＭに対してアクセス制御を行なうＲＡＭコントロー
ラと、データ処理を行なう中央処理装置及びこの中央処
理装置に代ってデータ処理を行なうダイレクト・メモリ
・アクセスコントローラと、前記中央処理装置からのア
ドレス・ラッチ、イネーブル信号又は前記ダイレクト・
メモリ・アクセスコントローラからのアドレス・ストロ
ーブ信号を入力されて前記ＲＡＭコントローラに前記ダ
イナミックＲＡＭのアクセス制御動作を行なわせる信号
を供給するインターフェースとを設けたことを特徴とす
る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28210485A JPS62143147A (ja) | 1985-12-17 | 1985-12-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28210485A JPS62143147A (ja) | 1985-12-17 | 1985-12-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143147A true JPS62143147A (ja) | 1987-06-26 |
Family
ID=17648175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28210485A Pending JPS62143147A (ja) | 1985-12-17 | 1985-12-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143147A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069066A (ja) * | 2011-09-21 | 2013-04-18 | Fuji Xerox Co Ltd | 電力供給制御装置、管理制御装置、画像処理装置、電力供給制御プログラム |
-
1985
- 1985-12-17 JP JP28210485A patent/JPS62143147A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013069066A (ja) * | 2011-09-21 | 2013-04-18 | Fuji Xerox Co Ltd | 電力供給制御装置、管理制御装置、画像処理装置、電力供給制御プログラム |
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