JPS63155551U - - Google Patents
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- Publication number
- JPS63155551U JPS63155551U JP4711887U JP4711887U JPS63155551U JP S63155551 U JPS63155551 U JP S63155551U JP 4711887 U JP4711887 U JP 4711887U JP 4711887 U JP4711887 U JP 4711887U JP S63155551 U JPS63155551 U JP S63155551U
- Authority
- JP
- Japan
- Prior art keywords
- output
- cpu
- signal
- input
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000007257 malfunction Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Description
第１図は本考案に係るＤＭＡコントローラ誤動
作防止回路の一実施例を示す構成図、第２図およ
び第３図はフローチヤート、第４図はタイムチヤ
ートである。 １……ＤＭＡコントローラ、２……ハードデイ
スクドライブ、３……ＣＰＵ、４……第１のゲー
ト、５……第４のゲート、６……第３のフリツプ
フロツプ、７……アドレスデコーダ、８……第２
のゲート、９……第３のゲート、１０……第１の
フリツプフロツプ、１１……第２のフリツプフロ
ツプ。
作防止回路の一実施例を示す構成図、第２図およ
び第３図はフローチヤート、第４図はタイムチヤ
ートである。 １……ＤＭＡコントローラ、２……ハードデイ
スクドライブ、３……ＣＰＵ、４……第１のゲー
ト、５……第４のゲート、６……第３のフリツプ
フロツプ、７……アドレスデコーダ、８……第２
のゲート、９……第３のゲート、１０……第１の
フリツプフロツプ、１１……第２のフリツプフロ
ツプ。
Claims (1)
- 【実用新案登録請求の範囲】 複数の割り込み入力を有するＣＰＵ，ＤＭＡコ
ントローラ、メモリおよび入出力機器より構成さ
れるデータ転送回路を対象とするものであつて、 ＤＭＡコントローラから出力されるＤＭＡ転送
終了信号がアクテイブな時にＣＰＵに第１の割り
込み信号を与える第１のゲートと、 ＣＰＵの制御信号を入力とし、ＣＰＵがＩ／Ｏ
ポートに任意のデータを書き込む時にアクテイブ
な出力を発生する第２のゲートと、 ＣＰＵがバス使用中であることを示す信号とア
ドレス信号とを入力とし、ＣＰＵが特定のアドレ
スを出力したときこれをデコードしてアクテイブ
な信号を発生するアドレスデコーダと、 前記第２のゲートの出力と前記アドレスデコー
ダの出力とを受け、ＣＰＵがＩ／Ｏポートの前記
特定アドレスに任意のデータを書き込む時にアク
テイブな出力を発生する第３のゲートと、 前記第３のゲートの出力がアクテイブになる直
前のデータバス上の特定のビツトをラツチし、Ｄ
ＭＡ転送のイネーブルまたはデイセーブルを示す
出力を発生する第１のフリツプフロツプと、 データバス上の前記特定ビツトとは別の特定ビ
ツトをラツチし、入出力機器からＣＰＵに対する
割り込みのイネーブルまたはデイセーブルを示す
出力を発生する第２のフリツプフロツプと、 前記入出力機器から出力されるステート信号と
前記第２のフリツプフロツプの出力信号とを入力
とし、入出力機器のデータ転送の終了後でかつ入
出力機器からＣＰＵに対する割り込みがイネーブ
ルであるときにアクテイブな出力を発生する第４
のゲートと、 この第４のゲートの出力を、入出力機器のハン
ドシエイクを行うためのリクエスト信号によりラ
ツチするものであつて、入出力機器のデータ転送
の終了後でＣＰＵに対する割り込みがイネーブル
の状態で前記リクエスト信号がアクテイブになつ
たときに出力をＣＰＵの第２の割り込み信号とし
て送出し、前記割り込みイネーブル信号がインア
クテイブになつたときにリセツトされる第３のフ
リツプフロツプ を具備し、ＤＭＡコントローラが予定よりも早く
データ転送を終了した場合、残りの処理をＣＰＵ
が受け持つて処理するようにしたことを特徴とす
るＤＭＡコントローラ誤動作補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4711887U JPH0445067Y2 (ja) | 1987-03-30 | 1987-03-30 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4711887U JPH0445067Y2 (ja) | 1987-03-30 | 1987-03-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155551U true JPS63155551U (ja) | 1988-10-12 |
| JPH0445067Y2 JPH0445067Y2 (ja) | 1992-10-23 |
Family
ID=30867414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4711887U Expired JPH0445067Y2 (ja) | 1987-03-30 | 1987-03-30 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445067Y2 (ja) |
-
1987
- 1987-03-30 JP JP4711887U patent/JPH0445067Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0445067Y2 (ja) | 1992-10-23 |
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