JPS6439540U - - Google Patents

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JPS6439540U
JPS6439540U JP13341887U JP13341887U JPS6439540U JP S6439540 U JPS6439540 U JP S6439540U JP 13341887 U JP13341887 U JP 13341887U JP 13341887 U JP13341887 U JP 13341887U JP S6439540 U JPS6439540 U JP S6439540U
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cpu
signal
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JP13341887U
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Description

【図面の簡単な説明】
第1図は本考案の一実施例のシステム構成図、
第2図は第1図のアドレスデコード回路のブロツ
ク図、第3図は従来例の構成図である。 1……CPU、8……I/Oアドレスデコーダ
、9,10……第1、第2出力回路、11……割
り込みベクトル出力回路、12……ラツチ信号出
力回路、13……ラツチ回路、14……デコード
回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 CPUからのアドレスデータおよび制御信号が
    与えられるI/Oアドレスデコーダと、 このI/Oアドレスデコーダの出力に基づいて
    、CPUの割り込み要求用I/Oポートへのデー
    タの書き込みに応答してローレベルのインタラプ
    トイネーブルアウト信号を出力する第1出力回路
    と、 このインタラプトイネーブルアウト信号および
    インタラプトイネーブルイン信号に基づいて、割
    り込み要求信号をCPUに出力する第2出力回路
    と、 前記割り込み要求信号に対するCPUの割り込
    み応答サイクルにおいて、割り込みベクトルを前
    記CPUに出力する割り込みベクトル出力回路と
    、 前記I/Oアドレスデコーダの出力に基づいて
    、前記割り込みベクトルに対応するCPUのアド
    レス設定用I/Oポートへの設定用アドレスデー
    タの書き込みに応答してラツチ信号を出力するラ
    ツチ信号出力回路と、 前記ラツチ信号によつて前記設定用アドレスデ
    ータをラツチするラツチ回路と、 前記ラツチされた設定用アドレスデータおよび
    CPUからのアドレスデータに基づいて、セレク
    ト信号を出力するデコード回路とを具備すること
    を特徴とするアドレスデコード回路。
JP13341887U 1987-08-31 1987-08-31 Expired - Lifetime JPH054042Y2 (ja)

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JP13341887U JPH054042Y2 (ja) 1987-08-31 1987-08-31

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JP13341887U JPH054042Y2 (ja) 1987-08-31 1987-08-31

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Publication Number Publication Date
JPS6439540U true JPS6439540U (ja) 1989-03-09
JPH054042Y2 JPH054042Y2 (ja) 1993-02-01

Family

ID=31391257

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JP13341887U Expired - Lifetime JPH054042Y2 (ja) 1987-08-31 1987-08-31

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JPH054042Y2 (ja) 1993-02-01

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