JPS6057855U - デュアルｃｐｕ方式情報処理装置 - Google Patents

デュアルｃｐｕ方式情報処理装置

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JPS6057855U
JPS6057855U JP14999683U JP14999683U JPS6057855U JP S6057855 U JPS6057855 U JP S6057855U JP 14999683 U JP14999683 U JP 14999683U JP 14999683 U JP14999683 U JP 14999683U JP S6057855 U JPS6057855 U JP S6057855U
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JP
Japan
Prior art keywords
bit cpu
memory
bit
information processing
processing device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14999683U
Other languages
English (en)
Inventor
柏木　治久
Original Assignee
日本電気株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は従来のデュアルＣＰＵ方式情報処理装置の一例
のブロック図、第２図は本考案の一実施例のブロック図
である。 １・・・・・・１６ビツトＣＰＵ、２・・川・８ビット
ＣＰＵ、３・・・・・・共通メモリ、４・・・・・・８
ビツトＣＰＵ用ペースレジスタ、５・・・・・・ホール
ド要求信号、６・・・・・・ホールド出力信号、７・・
・・・・ペースレジスタ設定用信号、８・・・・・・ホ
ールド出力スイッチ、９・・・・・・割込み信号、１０
・・・・・・バス調停回路、１１・・・・・・メモリ選
択回路、１２・・・・・・８ビツトＣＰＵ用メモリ、　
１３・・・・・・１６ビツトＣＰＵ専用メモリ、１４・
・・・・・メモリ選択回路設定用信号。 ノ１２

Claims (1)

    【実用新案登録請求の範囲】
  1. １６ビツトＣＰＵと、１６ビツトＣＰＵ専用メモリと、
    ８ビツトＣＰＵと、８ビツトＣＰＵ用メモリと、前記１
    ６ビツトＣＰＵが１６ビツトＣＰＵ専用メモリをアクセ
    スするか前記８ビツト用メモリをアクセスするかを選択
    するメモリ選択回路と、前記１６ビツトＣＰＵが８ビツ
    トＣＰＵ用プログラムを前記８ビツトＣＰＵ用メモリに
    ローディングできるように前記８ビツトＣＰＵ及び前記
    １６ビツトＣＰＵのいずれからでも前記８ビツトＣＰＵ
    用メモリをアクセスするようにバスを調停するバス調停
    回路と、電源投入したときに前記８ビツトＣＰＵに対し
    てホールド出力信号を出力して前記８ζ”ットＣＰＵを
    ホールドし前記１６ビツトＣＰＵのみを動作させるホー
    ルド出力スイッチとを含むことを特徴とするデュアルＣ
    ＰＵ方式情報処理装置。
JP14999683U 1983-09-28 1983-09-28 デュアルｃｐｕ方式情報処理装置 Pending JPS6057855U (ja)

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JPS6057855U true JPS6057855U (ja) 1985-04-22

Family

ID=30332801

Family Applications (1)

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