JPS59178518A - バス延長方式 - Google Patents
バス延長方式Info
- Publication number
- JPS59178518A JPS59178518A JP5426783A JP5426783A JPS59178518A JP S59178518 A JPS59178518 A JP S59178518A JP 5426783 A JP5426783 A JP 5426783A JP 5426783 A JP5426783 A JP 5426783A JP S59178518 A JPS59178518 A JP S59178518A
- Authority
- JP
- Japan
- Prior art keywords
- slave
- lotus
- bus
- data
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Bus Control (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はマイクロプロセッサ等においてバス線を延長し
ようとする際におけるハス延長方式に関するものである
。
ようとする際におけるハス延長方式に関するものである
。
従来技術と問題点
マイクロプロセッサ回路等において、プロセッサに接続
されている共通ハスに周辺回路を接続する際、ハス線に
はその規格によって接続できる回路数が定まっていて、
一定数以」二は接続するこしかできず、もしもそれ以上
の接続数を必要とするときは、延長用アダプタを設けて
これに接続するようにする必要かある。
されている共通ハスに周辺回路を接続する際、ハス線に
はその規格によって接続できる回路数が定まっていて、
一定数以」二は接続するこしかできず、もしもそれ以上
の接続数を必要とするときは、延長用アダプタを設けて
これに接続するようにする必要かある。
第１図は従来のおよび本発明のハス延長方式が適用され
るシステムの構成例を示している。同図において、プロ
セッサ（ＣＰＵ）１はマスターハス２を介してメモリ３
．入出力装置（１／○）４゜ＤＭΔ方式のｌ１０５にア
クセスすることができる。一方Ｉ１０を増設する必要が
あるときは、延長アダプタ６を介してスレーブバス７を
接続し、これに対して増設置１０８，９を接続する。
るシステムの構成例を示している。同図において、プロ
セッサ（ＣＰＵ）１はマスターハス２を介してメモリ３
．入出力装置（１／○）４゜ＤＭΔ方式のｌ１０５にア
クセスすることができる。一方Ｉ１０を増設する必要が
あるときは、延長アダプタ６を介してスレーブバス７を
接続し、これに対して増設置１０８，９を接続する。
このような延長アダプタを設４Ｊた場合には、その長さ
や接続数によって定まる容量が付加され、これによって
伝送される信号に波形の錬りを生じるため、ハスを介し
て伝送されるデータおよびアドレスの前縁および後縁の
保証を行う必要がある。
や接続数によって定まる容量が付加され、これによって
伝送される信号に波形の錬りを生じるため、ハスを介し
て伝送されるデータおよびアドレスの前縁および後縁の
保証を行う必要がある。
第２図は、従来のハス延長時におりるデータ転送方法を
示し、ライト時におけるデータおよびアドレスの前縁お
よび後縁保証を説明している。同図に示すように、マス
ターバスからアドレスおよびデータを送出するとともに
書込みを指示するコマンドであるザーヒスアウトライト
＊ｓｖｏｗを送出すると、これによってハス延長アクブ
タを経てスレーブハスにアドレスおよびデータが送出さ
れ、さらに＊ｓｖｏｗが送出される。スレーブハスに接
続された回路から応答を示すサーヒスイン＊ＳＶ Ｔが
発生ずると、この信号はハス延長アクブタを経てマスタ
ーハスを伝送されてプロセッサに返送され、これによっ
てプしルツリーはマスターハスの＊５ＶＯＷを停止し、
これに従ってスレーブハスの＊ ３ Ｖ ＯＷ２’Ｊ＜
停止する。この際第１図に示すように、スレーブハスに
おけるアＦ’レスおよびデータの前縁および後縁の保８
１トは、スレーブハスのコマンド＊ｓｖｏｗをアドレス
およびデータから時間Ｔ、遅延させることによって前縁
の保証を行い、アドレスおよびデータをスレーブハスの
コマンドから時間Ｔ２連れてテイセーフルすることによ
って後縁の保証を行っていた。
示し、ライト時におけるデータおよびアドレスの前縁お
よび後縁保証を説明している。同図に示すように、マス
ターバスからアドレスおよびデータを送出するとともに
書込みを指示するコマンドであるザーヒスアウトライト
＊ｓｖｏｗを送出すると、これによってハス延長アクブ
タを経てスレーブハスにアドレスおよびデータが送出さ
れ、さらに＊ｓｖｏｗが送出される。スレーブハスに接
続された回路から応答を示すサーヒスイン＊ＳＶ Ｔが
発生ずると、この信号はハス延長アクブタを経てマスタ
ーハスを伝送されてプロセッサに返送され、これによっ
てプしルツリーはマスターハスの＊５ＶＯＷを停止し、
これに従ってスレーブハスの＊ ３ Ｖ ＯＷ２’Ｊ＜
停止する。この際第１図に示すように、スレーブハスに
おけるアＦ’レスおよびデータの前縁および後縁の保８
１トは、スレーブハスのコマンド＊ｓｖｏｗをアドレス
およびデータから時間Ｔ、遅延させることによって前縁
の保証を行い、アドレスおよびデータをスレーブハスの
コマンドから時間Ｔ２連れてテイセーフルすることによ
って後縁の保証を行っていた。
このため、マスターハスのユニットはスレーブハスの後
縁保証を考慮した設計をしなげればならす、またこの条
件で設計したユニットは１回のサイクルタイムが長くな
っているため、ハスを延長しないシステムで使用した場
合にはデータ転送速度の点て損をするという問題があっ
た。
縁保証を考慮した設計をしなげればならす、またこの条
件で設計したユニットは１回のサイクルタイムが長くな
っているため、ハスを延長しないシステムで使用した場
合にはデータ転送速度の点て損をするという問題があっ
た。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、ハス線が延長される場合
でもスレーブハス上のア１−レスおよびデータの後縁保
証について特別の考慮を必要とすることなくユニットの
設計を行うことができる、ハス延長方式を提供すること
にある。
るものであって、その目的は、ハス線が延長される場合
でもスレーブハス上のア１−レスおよびデータの後縁保
証について特別の考慮を必要とすることなくユニットの
設計を行うことができる、ハス延長方式を提供すること
にある。
発明の実施例
第３図は本発明のハス延長方式の一実施例の構成を示し
ている。同図において、１１．１２．１３はトライバ、
１４はデータラッチ、１５はアンド回路、１６゜１７は
ナン］・回路、１８はオア回路、１９．２０，２１は遅
延回路、２２はフリップフロップ（ＦＦ）である。
ている。同図において、１１．１２．１３はトライバ、
１４はデータラッチ、１５はアンド回路、１６゜１７は
ナン］・回路、１８はオア回路、１９．２０，２１は遅
延回路、２２はフリップフロップ（ＦＦ）である。
また第４図および第５図は、本発明のハス延長方式の一
実施例における、ハス延長時のデータ転送方法を示した
ものである。第４図はり一ト時におりる増設置１０のア
クセスタイミンクを示し、第５図はライト時におけるマ
スターバスＩ１０のアクセスタイミングを示している。
実施例における、ハス延長時のデータ転送方法を示した
ものである。第４図はり一ト時におりる増設置１０のア
クセスタイミンクを示し、第５図はライト時におけるマ
スターバスＩ１０のアクセスタイミングを示している。
以下これら各図に基ついて本発明のハス延長方してアド
レス＊ＡＢＯＯ〜１５が送出されるとともに、Ｉ１０リ
ートコマンド＊ｌ０ＲＣか“１パにされる。ハス延長ア
ダプタにおいては、マスターハスの＊ｌ０ＲＣ信号か“
１゛にされたとき、トライバ１３ヲ制御してスレーブハ
スのアドレス＊ＡＢＯＯ〜１５をイネーブルし、遅延回
路２０を介して５０ｎＳ後にスレーブハスのコマンド＊
ｌ ＯＲＣ信号を“１”にする。遅延回路２０におけ
る５０ｎＳの遅延は、スレーブバスにおけるアドレスの
前縁保証のためのものである。
レス＊ＡＢＯＯ〜１５が送出されるとともに、Ｉ１０リ
ートコマンド＊ｌ０ＲＣか“１パにされる。ハス延長ア
ダプタにおいては、マスターハスの＊ｌ０ＲＣ信号か“
１゛にされたとき、トライバ１３ヲ制御してスレーブハ
スのアドレス＊ＡＢＯＯ〜１５をイネーブルし、遅延回
路２０を介して５０ｎＳ後にスレーブハスのコマンド＊
ｌ ＯＲＣ信号を“１”にする。遅延回路２０におけ
る５０ｎＳの遅延は、スレーブバスにおけるアドレスの
前縁保証のためのものである。
これによってアドレスを指定された増設置１０は、スレ
ーブハスにデータ＊ＤＢ００〜１５を出力するとともに
、応答信号＊ＸＡＣＫを出力する。
ーブハスにデータ＊ＤＢ００〜１５を出力するとともに
、応答信号＊ＸＡＣＫを出力する。
ハス延長アダプタは、スレーブハスの＊ＸＡＣＫ信号を
検出してデークラッチ１４によってデータをラッチする
とともに、ＦＦ２２を経てマスターハスに＊Ｘ八へＫ信
号を出力する。この際遅延回路２１はデータのラッチを
データ入力に対して多少遅らし゛ることによって、デー
クラッチ１４の動作を確実にする。マスターハスの＊ｘ
ＡＣＫ信号が“１″になると、ハス延長アダプタはスレ
ーブハスの第１０ＲＣ信号を” ｏ ”にする。一方、
ＣＩ） ＵはマスターハスにおＬＪる＊ＸＡＣＫ信号を
検出すると、２００ ｎ５ｉｌに＊Ｉ○ＲＣ信号を０゛
にしてり一トサイクルを終了する。ハス延長アダプタは
、マスターバス上の＊Ｉ’ＯＲＣ信号が” ｏ ”にな
ると、ドライバ１３を制御してスレーブハスのアドレス
＊Ａ Ｅ ００〜１５をディセーブルする。この際にお
りる２００ｎＳの遅延は、スレーブハスにおけるアＵか
らマスターハスに対してアドレス＊ＡＢＯＯ〜１５およ
びデータ＊ Ｉ） Ｂ ００〜１５が送出されるととも
に、Ｉ１０ライトコマンド＊ｌ０ＷＣか” １ ”にさ
れる。バス延長アダプタは、マスターハスの＊ｌ０ＷＣ
信号か” １ ”にされたとき、ドライバ１１と１３を
制御してスレーブハスにおけるアドレス＊ＡＢ００〜１
５とデータ＊ＤＢＯＯ〜１５をイネーブルし、遅延回路
１９を介して５０ ｎｓ’ｔＺにスレーブハスの＊ｌ０
ＷＣ信号を” Ｉ ”にする。
検出してデークラッチ１４によってデータをラッチする
とともに、ＦＦ２２を経てマスターハスに＊Ｘ八へＫ信
号を出力する。この際遅延回路２１はデータのラッチを
データ入力に対して多少遅らし゛ることによって、デー
クラッチ１４の動作を確実にする。マスターハスの＊ｘ
ＡＣＫ信号が“１″になると、ハス延長アダプタはスレ
ーブハスの第１０ＲＣ信号を” ｏ ”にする。一方、
ＣＩ） ＵはマスターハスにおＬＪる＊ＸＡＣＫ信号を
検出すると、２００ ｎ５ｉｌに＊Ｉ○ＲＣ信号を０゛
にしてり一トサイクルを終了する。ハス延長アダプタは
、マスターバス上の＊Ｉ’ＯＲＣ信号が” ｏ ”にな
ると、ドライバ１３を制御してスレーブハスのアドレス
＊Ａ Ｅ ００〜１５をディセーブルする。この際にお
りる２００ｎＳの遅延は、スレーブハスにおけるアＵか
らマスターハスに対してアドレス＊ＡＢＯＯ〜１５およ
びデータ＊ Ｉ） Ｂ ００〜１５が送出されるととも
に、Ｉ１０ライトコマンド＊ｌ０ＷＣか” １ ”にさ
れる。バス延長アダプタは、マスターハスの＊ｌ０ＷＣ
信号か” １ ”にされたとき、ドライバ１１と１３を
制御してスレーブハスにおけるアドレス＊ＡＢ００〜１
５とデータ＊ＤＢＯＯ〜１５をイネーブルし、遅延回路
１９を介して５０ ｎｓ’ｔＺにスレーブハスの＊ｌ０
ＷＣ信号を” Ｉ ”にする。
一方、アドレスを指定されたマスターハスにおりるＩｌ
ｏはデータ＊ＤＢＯＯ〜１５を取込み、終了したとき、
マスターハスに応答信号＊Ｘ八〇Ｋを出力する。マスタ
ーバスの＊Ｘ八へＫ信号か” １ ”になると、ハス延
長アダプタはスレーブハスの＊ ｌ ＯＷＣ信号を０゛
にする。ＣＰＵはマスターハスの＊ＸＡＣＫ信号を検出
すると、２０ＯｎＳ後にマスターハスの＊ｌ０ＷＣ信号
を” ｏ ”にして、ライトザイクルを終了する。ハス
延長アダプタは、マスターハスにおりる＊ｌ０ＷＣ信号
か０゛になると、ドライバＩＬ１３を制御してスレーブ
ハスの７′トレスとテークをディセーブルする。
ｏはデータ＊ＤＢＯＯ〜１５を取込み、終了したとき、
マスターハスに応答信号＊Ｘ八〇Ｋを出力する。マスタ
ーバスの＊Ｘ八へＫ信号か” １ ”になると、ハス延
長アダプタはスレーブハスの＊ ｌ ＯＷＣ信号を０゛
にする。ＣＰＵはマスターハスの＊ＸＡＣＫ信号を検出
すると、２０ＯｎＳ後にマスターハスの＊ｌ０ＷＣ信号
を” ｏ ”にして、ライトザイクルを終了する。ハス
延長アダプタは、マスターハスにおりる＊ｌ０ＷＣ信号
か０゛になると、ドライバＩＬ１３を制御してスレーブ
ハスの７′トレスとテークをディセーブルする。
この際における２ ００ ｎＳの遅延は、スレーブハス
におりるアルレスの後縁保証のためのものであって、こ
れによってマスターハスのアクセス時においてスレーブ
ハスのアドレスは正しく保たれ、スレーブハスのＩｌｏ
における誤動作が防止される。
におりるアルレスの後縁保証のためのものであって、こ
れによってマスターハスのアクセス時においてスレーブ
ハスのアドレスは正しく保たれ、スレーブハスのＩｌｏ
における誤動作が防止される。
発明の詳細
な説明したように本発明のハス延長方式によれは、ハス
延長アダプタにおいてプロセッサのり一トまたはライト
コマンドに対する周辺回路の応答信号が検出されたとき
スレーブハス」二のコマンドをオフにし、次にプロセッ
サが所定の時間後にコマンドをオフにするタイミングで
スレーブハスのアドレスまたはデータをオフにすること
によってスレーブハス上のアドレスまたはデータの後縁
を保証するようにしたので、ハス線が延長される場合で
もスレーブハス上のアドレスおよびデータの後縁保証に
ついて特別の考慮を必要とすることなくユニットの設計
を行うことができる。
延長アダプタにおいてプロセッサのり一トまたはライト
コマンドに対する周辺回路の応答信号が検出されたとき
スレーブハス」二のコマンドをオフにし、次にプロセッ
サが所定の時間後にコマンドをオフにするタイミングで
スレーブハスのアドレスまたはデータをオフにすること
によってスレーブハス上のアドレスまたはデータの後縁
を保証するようにしたので、ハス線が延長される場合で
もスレーブハス上のアドレスおよびデータの後縁保証に
ついて特別の考慮を必要とすることなくユニットの設計
を行うことができる。
第１図は従来のおよび本発明のハス延長方式か適用され
るシステムの構成例を示す図、第２図は従来のハス延長
時におけるデータ転送方法を示す図、第３図は本発明の
ハス延長方式の一実施例の構成を示す図、第４図および
第５図はそれぞれ本発明のハス延長方式の一実施例にお
けるハス延長時のデータ転送方式を示す図である。 １ プロセッサ（ＣＰＵ） 、２−マスターハス、３−
メモリ、４ 入出力装置（Ｉｌｏ） 、５−ＤＭＡ方式
の入出力装置（Ｉｌｏ）、６−ハス延長アダプタ、７
スレーブハス、８．９−増設入出力装置（Ｉｌｏ） 、
ＩＬ １２，１３ ・Ｉ゛ライハ１４〜データラツチ
、１５−アンド回路、１６． １７−ナント回路、１８
−オア回路、１９．２０．２１−遅延回路、２２−フリ
ップフロップ（Ｆ Ｆ）
るシステムの構成例を示す図、第２図は従来のハス延長
時におけるデータ転送方法を示す図、第３図は本発明の
ハス延長方式の一実施例の構成を示す図、第４図および
第５図はそれぞれ本発明のハス延長方式の一実施例にお
けるハス延長時のデータ転送方式を示す図である。 １ プロセッサ（ＣＰＵ） 、２−マスターハス、３−
メモリ、４ 入出力装置（Ｉｌｏ） 、５−ＤＭＡ方式
の入出力装置（Ｉｌｏ）、６−ハス延長アダプタ、７
スレーブハス、８．９−増設入出力装置（Ｉｌｏ） 、
ＩＬ １２，１３ ・Ｉ゛ライハ１４〜データラツチ
、１５−アンド回路、１６． １７−ナント回路、１８
−オア回路、１９．２０．２１−遅延回路、２２−フリ
ップフロップ（Ｆ Ｆ）
Claims (1)
- プロセラ９・に接続されたマスターバスに対してハス延
長アダプタを介してスレーブハスを接続し該スレーブハ
スに接続された周辺回路に対してプロセッサがアドレス
を指定してデータのリートまたはライトを行うハス延長
方式において、前記ハス延長アダプタにおいてプロセッ
サのり−１・またはライトコマンドに対する周辺回路の
応答信号が検出されたときスレーブバス上のコマンドを
オフにし、次にプロセッサか所定の時間後に前記コマン
ドをオフにするタイミングでスレーブハスのアドレスま
たはデータをオフにすることによってスレーブハス上の
アドレスまたはデータの後縁を保証することを特徴とす
るハス延長方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5426783A JPS59178518A (ja) | 1983-03-30 | 1983-03-30 | バス延長方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5426783A JPS59178518A (ja) | 1983-03-30 | 1983-03-30 | バス延長方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59178518A true JPS59178518A (ja) | 1984-10-09 |
| JPS6336022B2 JPS6336022B2 (ja) | 1988-07-18 |
Family
ID=12965793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5426783A Granted JPS59178518A (ja) | 1983-03-30 | 1983-03-30 | バス延長方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59178518A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01234958A (ja) * | 1988-03-16 | 1989-09-20 | Pfu Ltd | バスタイミング制御方式 |
| JPH0388059A (ja) * | 1989-08-31 | 1991-04-12 | Yokogawa Electric Corp | バス・タイミング調整回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524136A (en) * | 1975-06-30 | 1977-01-13 | Hitachi Ltd | Bus connection device |
| JPS559277A (en) * | 1978-07-05 | 1980-01-23 | Fujitsu Ltd | Information processor |
-
1983
- 1983-03-30 JP JP5426783A patent/JPS59178518A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS524136A (en) * | 1975-06-30 | 1977-01-13 | Hitachi Ltd | Bus connection device |
| JPS559277A (en) * | 1978-07-05 | 1980-01-23 | Fujitsu Ltd | Information processor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01234958A (ja) * | 1988-03-16 | 1989-09-20 | Pfu Ltd | バスタイミング制御方式 |
| JPH0388059A (ja) * | 1989-08-31 | 1991-04-12 | Yokogawa Electric Corp | バス・タイミング調整回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6336022B2 (ja) | 1988-07-18 |
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