JPS62156751A - インタ−フエ−ス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は割り込み機能を有するマイクロコンピュータを
用いた機器のインターフェース回路に関する。

従来の技術 近年、マイクロコンピュータ〔以下、ＭＰＵと称す〕を
用いた機器が増加し、ＭＰＵの処理も高速化が要求され
ている。特に高速化を要求される機器では、複数のＭＰ
Ｕで処理を分担したり、一部の処理を専用ハードウェア
化されている。機器の処理を複数のＭＰＵで行なう場合
、各ＭＰＵ間で通信を行う必要がある。第７図はこの従
来のＭＰＵ間のデータ通信回路を示す、１は第１のＭＰ
Ｕのデータバス、２は第２のＭＰＵのデータバス、３は
ストローブ信号線、４はビジィ−信号線、５はデータラ
ッチ・バッファ、６は第２のＭＰＵのバッファ読み出し
制御線、７はラッチ回路である。

第７図の回路の動作を第８図のタイミング図をもとに説
明すると、第１のＭＰＵから第２のＭＰＵへデータを転
送する場合、以下のステップのようになる。

〔ステップ１〕　第１のＭＰＵはビジィ−信号線４が論
理レベル“Ｌ　ｊ＋であるかチェックする。

〔ステップ２〕　ビジィ−信号線４が論理レベルＩｔ　
Ｈ７１ならば、〔ステップ１〕へもどる。

〔ステップ３〕　第１のＭＰＵは第２のＭＰＵへ転送す
るデータをデータバス１へ出力する。

〔ステップ４〕　第１のＭＰＵはデータバス１が安定し
た所でストローブ信号線３を“Ｌ”から“Ｈ”に変化す
るパルスを出力する。

さらに、第２のＭＰＵが第１のＭＰＵから転送されたデ
ータを読み出すには、以下のステップのように行なわれ
る。

〔ステップ１〕　第２のＭＰＵはビジィ−信号線４が“
Ｈ”であるかチェックする。

〔ステップ２〕　ビジィ−信号線４がパＬ″′であるな
らば〔ステップ１〕へもどる。

〔ステップ３〕　第２のＭＰＵはバッファ読み出し制御
線６をｔｔ　Ｌ　１７にしてデータ・ラッチ・バッファ
５の内容を読み出すと同時に、ラッチ回路７をクリアし
てビジィ−信号線４をＬｉＬ”にする。

発明が解決しようとする問題点 しかしながらこのような従来の構成では、第１のＭＰＵ
から第２のＭＰＵへデータ転送する場合、４ステツプを
必要とするばかりか、第２のＭＰＵがデータを受けとら
ないときには、その４ステツプを繰り返して何度も行な
ってしまうため、一般にはタイムアウトチェックを行な
うなど、データ転送に時間を必要としていた。

本発明はデータ転送のステップを最小限におさえたイン
ターフェース回路を提供することを目的とする。

問題点を解決するための手段 本発明のインターフェース回路は、マイクロコンピュー
タのデータバスにＦＩＦＯレジスタのデータ入力端子を
接続し、前記ＦＩＦＯレジスタの制御線であるインプッ
ト・レディー端子を前記マイクロコンピュータの割込み
端子に接続して、前記ＦＩＦＯレジスタが書き込まれた
データにより満ちた状態になった時に、前記マイクロコ
ンピュータに割り込みを起動するように構成したことを
特徴とする。

作用 この構成によると、第１のマイクロコンピュータから第
２のマイクロコンピュータにデータを転送を次に述べる
ステップにて行なえる。

〔ステップ１〕　第１のマイクロコンピュータは。

第２のマイクロコンピュータへ転送するデータをデータ
バスに出力したのち、第１のマイクロコンピュータのア
ドレスバスをデコードして得られるストローブ信号をＦ
ＩＦＯレジスタのロードクロック端子に出力する。デー
タ転送はこの〔ステップ１〕だけで行なえる。ただし、
ＦＩＦＯレジスタがフルになると、インプット・レディ
ー端子が“ＬＨ＃＃となり、第１のマイクロコンピュー
タに割り込みを発生する。割り込み処理のステップを以
下に述べる。

〔ステップ１〕　第１のマイクロコンピュータはＦＩＦ
ＯレジスタのＩＲ端子のレベルをポーリングして”　Ｌ
　’＃ならば、ステップ１へもどる。

〔ステップ２）　　ＩＲ端子が“Ｈ”になると割り込み
処理ルーチンから通常のルーチンにもどる。

以上のように本発明の構成では、通常は１つのステップ
だけでデータが転送でき、高速なデータ転送が可能とな
る。

実施例 以下１本発明の一実施例を第１図〜第６図に基づいて説
明する。

第１図は本発明のＭＰＵインターフェース回路を示す、
８は第１のＭＰＵのデータバス２９は第２のＭＰＵのデ
ータバス、１０は第１のＭＰＵのアドレスとコントロー
ル信号〔リード、ライト、アドレス・ストローブなと〕
をデコードして作成されたストローブ信号が印加される
ストローブ信号線、１１はＦＩＦＯレジスタ、１２はＦ
ＩＦＯレジスタ１１のインプット・レディー信号線〔以
下、ＩＲ信号線と称す〕で、第１のＭＰＵの割込み端子
に接続されている。１３は第２のＭＰＵのアドレスとコ
ントロール線をデコードして作成された読み出し制御信
号が印加される読み出し制御信号線、１４はＦＩＦＯレ
ジスタ１１にデータが書き込まれているかどうかをチェ
ックするアウトプット・レディーセンス線ｃ以下、ＯＲ
センス線と称す〕である。

第３図は前記ＦＩＦＯレジスタ１１の詳細を示す。

このようなものとしてはテキサス・インスツルメンツ社
製・品番５Ｎ７４Ｓ２２５のチップを挙げることができ
る。第３図において、１５はロードクロック端子、１６
はデータ入力端子、１７はアンロードクロック端子、１
８はインプット・レディー端子、１９はアウトプット・
レディ一端子、２０はデータ出力端子である。第４図は
このＦＩＦＯレジスタ１１のタイミング図で、ＦＩＦＯ
レジスタ１１にデータを書き込３には次のステップによ
り行なう。

〔ステップ１１　　ＩＲ端子１８が゛′Ｈ″レベルかを
チェックし、ＩＲ端子１８が“Ｌ”レベルならば〔ステ
ップ１〕にもどる。

〔ステップ２〕　データ入力端子１６にデータを出力し
てＬＤＧＫ端子１５にパルスを印加する。（第４図のＴ
工Ｆ　Ｔ　２　？　Ｔ　３期間）〔ステップ３〕　〔ス
テップ１〕にもどる。

ＦＩＦＯレジスタ１１よりデータを読み出すには以下の
ステップのように行なう。

〔ステップ１）　　ＯＲ端子１９の信号をチェックし。

”Ｌ”レベルならば、〔ステップ１〕にもどる。

〔ステップ２〕　データ出力端子２０よりデータを読み
出し、ＵＬＣＫ端子１７にパルスを印加する（第４図の
Ｔ、、Ｔ、期間） 〔ス・テップ３〕　〔ステップ１〕へもどる。

以上のように、ＦＩＦＯレジスタ１１はデータ入力とデ
ータ出力が非同期で行なえ、かつ始めに書き込んだデー
タが始めに読み出される・さらに・第４図かられかるよ
うに、ＦＩＦＯレジスタ１１にデータが書き込まれてデ
ータが満ちた状態になったときには、ＩＲ端子１８がＬ
ＤＧＫ端子１５の変化にかかわりなく“Ｌ”レベルにな
る。

この第３図と第４図構成のＦＩＦＯレジスタ１１を使用
した第１図の構成を第２図に基づいて詳細に説明する。

まず、第１のＭＰＵから第２のＭＰＵへデータ転送する
場合、第１のＭＰＵはＦＩＦＯレジスタ１１のＩＲ信号
線１２をチェックすることなくデータバス１に第２のＭ
ＰＵへ転送したいデータを出力するとともにＦＩＦＯレ
ジスタ１１をセレクトすべくストローブパルス信号線１
０にパルスを発生させる。以上の動作は、第２図Ｔ□、
Ｔ、、Ｔ、期間のように行なわれる。

Ｔ１期間が終了したときにＦＩＦＯレジスタ１１がフル
になるので、ＦＩＦＯレジスタ５のＩＲ端子１８つまり
ＩＲ信号線１２が“Ｌ”となり、第１のＭＰＵに割り込
みを起動する。第１のＭＰＵは割り込みが発生すると、
ＩＲ倍信号１２をポーリング〔ソフトウェアにより、Ｉ
Ｒレベルをチェックする〕して、ＩＲ信号線１２が“Ｈ
”レベルになるまで待つ。

一方、第２のＭＰＵ側は、ＦＩＦＯレジスタ１１のＯＲ
端子１９つまりＯＲセンス線１４レベルをチェックする
。前記ＯＲ信号のレベルが′Ｌ″のときは。

ＦＩＦＯレジスタ１１には第１のＭＰＵ側よりデータが
書き込まれていないので、そのままポーリングを続ける
。第１のＭＰＵがＴＬ−Ｔ、期間でＦＩＦＯレジスタ１
１にデータを書き込むと、ＯＲセンス線１４が１１Ｈ”
レベルになる。これはＦＩＦＯレジスタ１■にデータが
書き込まれた意味になるので。

第２のＭＰＵがデータ出力端子２０のデータを読み込み
、つぎのデータを読み出すために読み出し制御信号線１
３にパルスを印加する（第２図のＴ４．Ｔ５期間）、第
２のＭＰＵがデータを読み出し、読み出し制御信号線１
３にパルスを印加すると、ＦＩＦＯレジスタ１１のＩＲ
端子１８が“Ｈ”レベルになり、第１のＭＰＵの割り込
みを解除する。

以上のように第１のＭＰＵは第２のＭＰＵにデータを転
送する場合、ただ単にＦＩＦＯレジスタ１１に書き込む
だけで良いことになり、高速なデータ転送が可能となる
。

なお、上記実施例で用いたＦＩＦＯレジスタは。

ＲＡＭとカウンタ集積回路およびゲート類を組み合わせ
たもので代用しても、ＦＩＦＯレジスタの信号であるＩ
Ｒ倍信号あれば同様の回路で実現可能である。

第１図の実施例では、ＦＩＦＯレジスタ１１のＩＲ端子
１８をそのまま第１のＭＰＵの割込み端子へ接続したが
、この構成だと第４図の波形図のようにＩＲ端子１８の
信号のＴｓ期間のように、ＬＤＧＫ端子１５にパルスを
印加したときに細かなパルス〔以下、これをハザードと
呼ぶ〕が、第１のＭＰＵの割込み端子に入ってしまい、
誤った割り込みが発生してしまうといった問題がある。

これを解決するために、第１図のＦＩＦＯレジスタ１１
のＩＲ端子１８と第１のＭＰＵの割込み端子との間に、
上記ハザードを除去する波形整形回路を挿入すれば、上
記問題を解決できる。この波形整形回路は、ハザードが
小さければコンデンサをＩＲ端子１８とアース間に挿入
したもので実現できる。前記ハザードが大きい場合は、
第５図に示す論理和回路を用いれば解決できる。

第５図の論理和回路２１を第６図のタイミング回路を用
いて説明すると、第５図で、論理和回路２１の一方の入
力端子に前記ＦＩＦＯレジスタ１１のＩＲ端子１８を、
他方の入力端子に前記ＦＩＦＯレジスタ１１のＬＤＣＫ
端子１５を接続し、この論理和回路２１の出力を第１の
ＭＰＵの割込み端子に接続する。このように構成すると
第６図のようにＬＤＣＫ端子１５の波形変化によりＩＲ
端子１８にハザードが生じるのは、ＦＩＦＯレジスタ１
１の特性により異なる。このハザードは、ＬＤＧＫ端子
１５の立ち上がりより遅れて生じるので、ＬＤＧＫ端子
１５が“Ｌ　ｕでかつ、ＩＲ端子が“Ｌ”のときのみ出
力が“Ｌ”になる論理和回路を用いれば良いことがわか
る。

最後に、第１図の実施例では第１のＭＰＵから第２のＭ
ＰＵへのデータ転送であったが、第２のＭＰＵから第１
のＭＰＵＩへのデータ転送は、第１図の回路をもう１回
路設け、その接続を逆にして行なえば、双方向の高速デ
ータ転送ができる。

発明の効果 以上のように、本発明のインターフェース回路は、第１
のマイクロコンピュータから第２のマイクロコンピュー
タにデータを転送するのにＦＩＦＯレジスタを用い、こ
のＦＩＦＯレジスタのＩＲ端子を第１のマイクロコンピ
ュータの割込み端子に接続したため、ＦＩＦＯレジスタ
がフルでないときにはＩＲ端子の状態をチェックするこ
となく、データをＦＩＦＯレジスタに書き込み、前記Ｆ
ＩＦＯレジスタがフルのときには割込みを発生させて第
１のマイクロコンピュータの割り込み処理内でＩＲ端子
の状態をチェックするようにすることにより、高速なデ
ータの転送が可能となるものである。

【図面の簡単な説明】

第１図は本発明のインターフェース回路の一実施例の構
成図、第２図は第１図のタイミング図、第３図はＦＩＦ
Ｏレジスタの説明図、第４図はＦＩＦＯレジスタのタイ
ミング図、第５図はハザード除去回路、第６図は第５図
のタイミング図、第７図は従来例の構成図、第８図は第
７図の従来例のタイミング図である。 ８・・・第１のＭＰＵ用データバス、９・・・第２のＭ
ＰＵ用データバス、１０・・・ストローブ信号線、１１
・・・ＦＩＦＯレジスタ、１２・・・インプット・レデ
ィー信号線、１３・・・読み出し制御信号線、１４・・
・アウトプット・レディーセンス線、１５・・・ロード
クロック端子。 １６・・・データ入力端子、１７・・・アンロードクロ
ック端子、１８・・・インプット・レディー端子、１９
・・・アンロードクロック端子、２０・・・データ出力
端子代理人　　　森　　本　　義　　弘 第１図 １ど 第２図 第３図 第４図 第５図 第２図 □ 第７図 第ｉ図

Claims (1)

1. 【特許請求の範囲】 １、マイクロコンピュータのデータバスにＦＩＦＯレジ
   スタのデータ入力端子を接続し、前記ＦＩＦＯレジスタ
   の制御線であるインプット・レディー端子を前記マイク
   ロコンピュータの割込み端子に接続して、前記ＦＩＦＯ
   レジスタが書き込まれたデータにより満ちた状態になっ
   た時に、前記マイクロコンピュータに割り込みを起動す
   るようにしたインターフェース回路。 ２、ＦＩＦＯレジスタのインプット・レディー端子の信
   号とロード・クロック端子の信号とを波形整形回路に入
   力して前記ロード・クロック端子の信号の波形変化によ
   り生じる前記インプット・レディー端子の信号の変化を
   除去し、前記波形整形回路の出力信号をマイクロコンピ
   ュータの割込み端子に接続したことを特徴とする特許請
   求の範囲第１項記載のインターフェース回路。 ３、波形整形回路を、論理和回路としたことを特徴とす
   る特許請求の範囲第２項記載のインターフェース回路。 ４、波形整形回路を、インプット・レディー信号線とア
   ース間にコンデンサを接続して構成したことを特徴とす
   る特許請求の範囲第２項記載のインターフェース回路。