JPH01291353A

JPH01291353A - データ転送制御装置

Info

Publication number: JPH01291353A
Application number: JP12042088A
Authority: JP
Inventors: Takao Miyanaga; 隆雄宮永
Original assignee: Fujitsu Frontech Ltd
Current assignee: Fujitsu Frontech Ltd
Priority date: 1988-05-19
Filing date: 1988-05-19
Publication date: 1989-11-22

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　　　要〕入出力装置専用のメモリを設け、メインＣＰＵとの間で
はＤＭＡによりデータ転送を行い、入出力装置制御用の
専用ＬＳＩとの間ではハンドシェーク方式によりデータ
転送を行うデータ転送■；制御装置に関し、プリンタなどの入出力装置においζ、データ入出力中で
あってもメインＣＰＵが他のデータ処理ができるデータ
の転送制御装置を提供することを目的とし、メインＣＰＵの制御のもとに入出力データを格納するメ
インメモリと、入出力専用のバッフアノモリと、前記メ
インメモリと、バッファメモリとの間のデータを前記メ
インＣＰＵを介さずに、直接にデータ転送の制御を行う
ＤＭＡ制御手段と、前記バッファメモリと入出力装置と
の間のデータ転送をハンドシェーク方式で行い、該バッ
ファメモリのデータを全て読み終わったか又は書き終わ
ったとき、前記ＤＭＡ制御手段にＤＭＡによるデ−夕転
送の要求信号を出力する入出力制御手段とを有するよう
に構成する。

〔産業上の利用分野〕

本発明は、データの転送制御装置に係り、より、ＩＩ細
には、入出力装置専用のメモリを設け、メインＣＰＵと
の間ではＤＭＡによりデータ転送を行い、入出力装置制
御用の専用ＬＳＩとの間ではハンドシェーク方式により
データ転送を行うデータ転送制御装置に関する。

〔従来の技術〕

従来、マイクロコンピュータ等の出力装置として、例え
ばプリンタはワンチップＣＰＵなどの専用ＬＳＩ（大規
模集積回路）を備えているものが多い。このような出力
装置において、メインＣＰＵからのデータ転送の制御は
ハンドシェーク方式のインターフェイスとなっている。

第５図は、従来のプリンタの構成を示すブロック図であ
る。同図において、メインＣＰＵＩは、印字データ、そ
の他のデータを格納する１ンへＭなどからなるメインメ
モリ２と、プリンタ制御用のワンチップＣ））Ｕなどの
専用ＬＳＩ３とに、データ及び制御パスラインを介して
接続されている。

ごの専用ＬＳ’Ｉ３は、ハントシェーク方式でデータ転
送を行い、プリンタの印字装置（メカ部分）４を制御す
る。

このようなプリンタのデータ転送におりるハントシェー
ク方式を構成する制御信号は、メインＣＰｔＪ１から専
用１−　Ｓ　ｌ　３へ与えられるノ、１・１コ一プ信号
（ＳＴＩ３信号）と、専用ＬＳＩ３からメインＣＩ）　
Ｕ　１に与えられろ確認信号（八ＣＫ信号）などである
。

第６図は上記ハンドシェーク方式のデータ転送のタイミ
ングチャー１である。まず、メインＣＰＵ　１４；Ｊ、
データバス上に印字データを出ずとＳＴＢ信号をローレ
ベルからハイレベルにして、データを送り出したことを
専用ＬＳＩ３に知らせる。

専用ＬＳＩ３は、ごのＳＴＢ信号によりデータバス上の
データを取り込む。データを受は取った専］−４１Ｌ　
Ｓ　Ｉ　３は、へＣＫ信号をローレベルからハイレベル
にして、データを受は取ったことをメインＣＩ）　Ｕ　
１に知らせる。メインＣＰＵＩは、ＡＣＫ信号により出
力データをリセットし、１回分の印字データの転送が終
了する。印字装置４は、専用ＬＳＩ３の制御のもとに印
字動作を行う。

〔発明が解決しようとする課題〕

しかし、従来のプリンタなどの出力装置では、データ転
送の方式がハンドシェーク方式のインターフェイスとな
っており、メインＣＰＵ１ではデータ転送時に印字装置
４が印字を終了するまで待たされζいた。従って、メイ
ンＣＰＵ１は、その間に他のデータ処理などができなか
った。

そこで、本発明は、プリンタなどの入出力装置において
、データ入出力中であってもツインＣＰＵが他のデータ
処理ができるデータの転送制御装置を提供することを目
的とする。

〔課題を解決するための手段〕

第１図は本発明のデータの転送制御装置の原理を説明す
るブロック図である。同図において、１１はメインＣＰ
Ｕ（中央制御装置）、１２はハスラインを介し°ζメイ
ンＣＰＵＩＩに接続され、出力データ、その他のデータ
を格納するＲＡＭなどからなるメインメモリ、１３は入
出力専用のデータを格納するバッファメモリ、１４はメ
インメモリ１２とバッファメモリ１３との間のデータ転
送を、メインＣＰＵＩ　１を介さずに直接行うＤＭＡ（
Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）制御手段
、１５は入出力装置、１６は入出力装置１５を構成する
バッファメモリ１３と入出力部１７とのデータ転送をハ
ントシェーク方式で入出力制御し、このバッファメモリ
１３を監視し、全てのデータを読み終わったか又は書き
込み終わったとき、ＤＭ八へ御手段１４にＤＭＡによる
データ転送の要求信号を出力する入出力部ｉｌｌ　手段
である。

６一〔作　　　用〕本発明のデータ転送制御装置では、まず、メインＣＰＵ
Ｉ　１の制御のもとにＤＭＡ制御手段１４に対してＤＭ
Ａ処理の起動がかＬＪられると、メインメ゛εす１２と
バッファメモリ１３との間でデータ転送が行われる。Ｄ
ＭＡ転送が終了すると、入出力制御子８段１６は、バッ
ファメモリ１３と入出力部１７との間において、ハンド
シェーク方式でデータ転送の１ｌｉｌ制御を行う。入出
力部１７はデータの入出力を行う。入出力制御手段１６
は、バッファメモリ１３のデータが全て読み終わるか又
は書き込み終わるとデータ終了の信号をＤＭＡ制御手段
１４に出力する。これにより再びＤＭＡ処理の起動がか
番ノられ、ツインメモリ１２とバッファメモリ１３との
間でデータ転送が行われる。従って、入出力装置１５が
データ入出力中であっても・メインＣＰＵ１１は待たさ
れることな（、伯のデータ処理ができるようになる。

〔実　　施　　例〕

以下、本発明の一実施例について、図面に即して説明す
る。

第２図は、本発明実施例のデータ転送制御装置の構成を
示すブロック図である。この実施例は出力装置としてプ
リンタを例にしたものである。なお、第１図に対応する
部分は同一の符号を記す。

同図において、１１はメインＣＰＵ、１２はデータ及び
制御用のハスラインを介してメインＣＰＵ１１に接続さ
れ、出力データ、その他のデータを格納するＲＡＭなど
からなるメインメモリ、１３ば出力専用のデータを格納
するバッファメモリ、１４はツインメモリ１２のデータ
をメインＣＰＵ１１を介さずに直接バッファメモリ１３
にデータ転送の制御を行うＤＭＡ制御手段、■５はプリ
ンタである。このプリンタ１５は切替回路２１と、専用
ＬＳＩなどから成るプリンタ制御部２２と、信号制御部
２３と、機械的な部分から成る印字部２４などとから構
成される。切替回路２１は、制御ｆ言号に基づきバッフ
ァメモリ１３から読み出されるデータを制御信号に基づ
き切替える回路である。プリンタ制御部２２は、制御信
号に基づき印字部２４を制御する部分である。信号制御
部２３は、プリンタ制御部２２との間においてハンドシ
ェーク制御信号を送受するとともに、バッファメモリ１
３を監視し、全てのデータが読み終わったとき、読み出
し終了信号をＤＭＡ制御手段１４に出す部分である。こ
の読み出し終了信号がＤＭＡ制御手段１４へのデータ転
送の要求信号となる。

第３図は、ブリンクの制御部分の一部を構成する具体的
回路図である。同図において、リセット・セソ１−（Ｒ
３）フリップフロップ３１のセット入力端子にはプリン
タ制御部２２からデータ送り信号（Ｒｒ）Ｙ信号）が与
えられ、リセット入力端子にはデータ転送の要求信号（
Ｅ’ＭＰ信号）が与えられている。また、他のＲＳフリ
ップフロップ３２の七ノド入力端子にはハンドシェーク
信号を構成するＳ　Ｔ　Ｂ信号がインバータ３３を介し
て与えられ、リセット入力端子にはデータ確認信号（Ａ
ＣＫ（ｇ号）がインハーク３４を介して与えられている
。上記ＲＳフリップフロップ３１．３２のそれぞれの出
力（Ｑ、η）は、アントゲ−１・３５に与えられ、この
アンドゲート３５の出力ば、カウンタ３６の計数を可能
にするカウントイネーブル端子に与えられている。ずな
わち、このカウンタ３６ばＲＤＹ信号、ＡＣＫ信号、Ｅ
ＭＰ信号により計数の開始と終了が制御される。そして
、ごのカウンタ３６は、例えば４ピッ１−のカウンタで
あり、各出力は４人力オアゲー１−３７と４人力ナント
ゲート　３８にそれぞれ与えられ°ζいる。

オアゲー１−３７の出力及びナントゲート３８の出力は
それぞれＲＳフリップフロップ３９のセソＩ・入力α１
１１１子及びリセソ１へ入力端子に与えられている。す
なわちＲＳフリップフロップ３９ば、カウンタ３６の出
力がｒ　０ＯＯＯＪ以外のときセットされ、ｒ　０ＯＯ
ＯＪのときりセットされる。このＲＳフリップフロップ
３９の出力は、ゲー）・回路４０のゲート端子に与えら
れ、ゲートの開閉が制御される。

このゲート回路４０のデータ入力端子には、ハソファメ
七り１３からデータバスを介してデータが与えられ、ゲ
ート回路４０の出力は印字データとして印字部２４など
に送られる。また、上記カウンタ３６の出力はインバー
タ４１，４２．４３を介して４人カアンドゲート４４に
与えられている。

このテンドゲート４４は、カウンタ３６の出力がｒ　０
ＯＩＯＪのときのみハイレベルのストローブ信号（ＳＴ
Ｂ信号）を出力するようインバータ４１゜４２．４３が
接続されている。このＳＴＢ信号は、プリンタ制御部２
２などに与えられるとともに、カウンタ４５のカウント
入力端子に与えられている。このカウンタ４５の出力は
、読み出し用のアドレスデータとして、バッファメモリ
１３に与えられる。また、上記力うンタ４５の出力は、
比較回路４６の一方の入力端子に与えられており、この
比較回路４６の他方の入力端子にはバッファメモリ１３
に格納されるセットデータの数が予め与えられている。

この比較回路４６は、カウンタ４５の出力がセントデー
タの数に等しくなったとき、読み出しが終了したことを
知らせるデータ転送の要求信号（ＥＭＰ信号）をＤＭＡ
制御手段１４に出力する。

第４図は、ＤＭＡ制御手段１４の信号制御部分の一部を
構成する回路図である。同図においで、ＤＭＡ要求信号
は、インバータ４７を介してＲＳフリップフロップ４８
のセン１−入力端子に与えられ、メインＣＩ）Ｕｌｌか
らのＤＭＡ確認信号（心−ＭＡＡＣ′Ｔ信号）はそのリ
セノＩ・入力端子に与えられている。ごのＲＳフリップ
フロップ４８の出力信号は、ＤＭＡ要求信号（ＤＭＡＲ
Ｑ信号）として、メインＣＰＵＩＩに与えられる。

上記構成のデータ転送制御装置の動作について説明する
。まず、ＤＭＡ転送の動作について説明する。メインＣ
ＰＵＩＩは、所定の初期化プログラムによってＤＭＡ制
御手段１４中の図示しないレジスタなどにメモリの転送
開始番地、転送語数、データ入出力などの情報をセット
する。次に、ＤＭＡ制御手段１４は、レジスタなどにセ
ットされた情報によってＤＭＡ要求信号を出す。このＤ
ＭＡ要求信号がメインＣＰＵＩＩによって受付られると
、ＤＭＡ確認信号がＤＭＡ制御手段１４に戻され、以後
メインメモリ１２からバッファメモリ１３に印字データ
の転送が行われる。所定のデータ転送が終了すると、ツ
インＣＰＵＩＩに割り込め信号が入り、ＤＭＡ転送は終
了する。

次に、プリンタ側の動作について説明する。まず、ＤＭ
Ａ転送が終了して印字の起動を行うと、プリンタ制御部
２２は転送開始信号をＲＳフリップフロップ３１に与え
、オアゲート３７とナントゲート３８によりカウンタ３
６の計数中に、ゲート回路４０に与えられたバッファメ
モリ１３からの印字データがパスラインに出力される。

また、このときカウンタ３６の出力がｒｏｏｌｏＪとな
ったときのみ、ＳＴＢ信号がアンドゲート４４から出力
される。このＳＴＢ信号は、カウンタ４５により計数さ
れ、Ｓ　’Ｔ’　Ｂ信号が出される度に読み出しのアド
レスデータが歩進されバッファメモリ１３に与えられる
。ずなわぢ、プリンタ制御部２２からの転送開始信号に
よりバッファメモリ１３内の印字データが順次６ｈ　ａ
出される。そして、バッファメモリ１３の読み出し最終
アドレスに達したとき、比較回路４５により予めセント
されたデータ数と一致し、この比較回路４５から読め出
し終了の信号（ＥＭＰ信号）がＤＭＡ制御平段１４に出
力される。この読み出し終了の信号は、インパーク４７
を介してＲＳフリップフロップ４８にりえられ、］）　
Ｍ　Ａ要求信号がツインＣＰＵＩＩに出力され、再び上
記と同様の動作によりＤＭＡ転送が行われる。

従って、プリンタが印字動作をしている間、メインＣＰ
ＵＩＩば他のデータ処理をすることができる。

なお、上記実施例においては、プリンタを例に説明した
が、所定のデータ入力装置などから入力するデータをへ
ソファメモリに順次書き込の、全部書き込んだときにメ
インメモリにＤＭＡ転送するようにしてもよく、少なく
ともハンドシェーク方式で入出力装置とデータ転送を行
うものに適用される。

〔発明の効果〕

以上詳細に説明したように、本発明によれば入出力装置
専用のバッファメモリを設け、メインＣＰＵとの間では
ＤＭＡによりデータ転送を行い、入出力専用の制御装置
との間ではハンドシェーク方式でデータ転送を行うこと
により、入出力装置がデータ入出力中であっても、メイ
ンＣＰＵは待たされることなく、他のデータ処理ができ
る。

【図面の簡単な説明】

第１図は本発明のデータ転送制御装置の原理を説明する
ブロック図、第２図は本発明実施例のデータ転送制御装置の構成を示
すブロック図、第３図はプリンタの制御部分の具体的回路図、第４図は
ＤＭＡ制゛御手段の信号制御部分の回路図、第５図は従来のプリンタの構成を示すブロック図、第６図は従来のハンドシェーク方式のデータ転送のタイ
ミングチャー１−である。１１・・・７４２０丁）Ｕｌ１２・・・メインメモリ、１３・・・バッファメモリ、１４・・・ＤＭ八へ御手段、１５・・・入出力装置、１６・・・入出力制御手段、１７・・・入出力部、２１・・・切替回路、２２・・・プリンタ制御部、２３・・・信号制御部、２４・・・印字部。特許出願人　　冨士通殿電株式会社

Claims

【特許請求の範囲】メインＣＰＵ（１１）の制御のもとに入出力データを格
納するメインメモリ（１２）と、入出力専用のバッファメモリ（１３）と、前記メインメモリ（１２）と、バッファメモリ（１３）
との間のデータを前記メインＣＰＵ（１１）を介さずに
、直接にデータ転送の制御を行うＤＭＡ制御手段（１４
）と、前記バッファメモリ（１３）と入出力装置（１５）との
間のデータ転送をハンドシェーク方式で行い、該バッフ
ァメモリ（１３）のデータを全て読み終わったか又は書
き終わったとき、前記ＤＭＡ制御手段（１４）にＤＭＡ
によるデータ転送の要求信号を出力する入出力制御手段
（１６）と、を有することを特徴とするデータ転送制御
装置。