JPH0591090A - ダブルバツフア構成におけるパリテイ演算回路 - Google Patents
ダブルバツフア構成におけるパリテイ演算回路Info
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- JPH0591090A JPH0591090A JP3247377A JP24737791A JPH0591090A JP H0591090 A JPH0591090 A JP H0591090A JP 3247377 A JP3247377 A JP 3247377A JP 24737791 A JP24737791 A JP 24737791A JP H0591090 A JPH0591090 A JP H0591090A
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- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
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Abstract
(57)【要約】
【目的】 本発明は、ＳＤＨにおいてＶＣ32フレームデ
ータのＢＩＰ−２計算を行うパリティ演算回路に関し、
ＢＩＰ−２計算結果を予測可能として、回路の評価試験
を容易にすることを目的とする。 【構成】 ＢＩＰ−２計算部１、ＢＩＰ−２マスク部
２、Ｖ５データ生成部３、及びＶ５付加部４からなるパ
リティ演算回路10と、状態設定部５と、制御部６と、入
力データ生成部７と、出力期待値生成部８と、出力デー
タと出力期待値とを比較してパリティ演算回路10の判定
を行う比較判定部９を備え、状態設定部５が、状態設定
の変更があった時にその変更内容を交互に書込んで読出
すことが可能な一対の変更内容書込みメモリを有するよ
う構成する。
ータのＢＩＰ−２計算を行うパリティ演算回路に関し、
ＢＩＰ−２計算結果を予測可能として、回路の評価試験
を容易にすることを目的とする。 【構成】 ＢＩＰ−２計算部１、ＢＩＰ−２マスク部
２、Ｖ５データ生成部３、及びＶ５付加部４からなるパ
リティ演算回路10と、状態設定部５と、制御部６と、入
力データ生成部７と、出力期待値生成部８と、出力デー
タと出力期待値とを比較してパリティ演算回路10の判定
を行う比較判定部９を備え、状態設定部５が、状態設定
の変更があった時にその変更内容を交互に書込んで読出
すことが可能な一対の変更内容書込みメモリを有するよ
う構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＤＨ（同期ディジタ
ルハイアラキ）においてＶＣ32フレームデータのＢＩＰ
−２計算を行うパリティ演算回路に関する。
ルハイアラキ）においてＶＣ32フレームデータのＢＩＰ
−２計算を行うパリティ演算回路に関する。
【０００２】
【従来の技術】ＳＤＨにおいてＶＣ32フレームデータの
ＢＩＰ−２計算を行うパリティ演算回路は、非同期で変
化する各チャネルの設定状態によって出力期待値を予測
することができず、回路の評価試験はＢＩＰ−２計算を
行う演算回路と同等の回路が必要であり、試験治具が大
規模化するため、評価をもっと容易に行う事ができる様
にする必要がある。また、あらゆる状態設定に置いても
試験できる様な柔軟性も必要とされる。
ＢＩＰ−２計算を行うパリティ演算回路は、非同期で変
化する各チャネルの設定状態によって出力期待値を予測
することができず、回路の評価試験はＢＩＰ−２計算を
行う演算回路と同等の回路が必要であり、試験治具が大
規模化するため、評価をもっと容易に行う事ができる様
にする必要がある。また、あらゆる状態設定に置いても
試験できる様な柔軟性も必要とされる。
【０００３】図５はＳＤＨにおけるＶＣ32フレームでの
ＢＩＰ−２計算範囲を示す説明図であり、この図に示す
ように、１マルチフレームは４つのＶＣ32フレームから
なり、Ｖ５バイトデータは、１マルチフレームの内のＶ
１，Ｖ２ポインタ値によって決められた位置に付加され
る。そして、Ｖ５バイトデータに含まれるＢＩＰ−２の
計算範囲は、図中、斜線で示した計算範囲であり、この
計算結果は次のＶ５バイトデータに付加される。
ＢＩＰ−２計算範囲を示す説明図であり、この図に示す
ように、１マルチフレームは４つのＶＣ32フレームから
なり、Ｖ５バイトデータは、１マルチフレームの内のＶ
１，Ｖ２ポインタ値によって決められた位置に付加され
る。そして、Ｖ５バイトデータに含まれるＢＩＰ−２の
計算範囲は、図中、斜線で示した計算範囲であり、この
計算結果は次のＶ５バイトデータに付加される。
【０００４】図６はＶ５バイトデータの内部を示す説明
図であり、図に示すように、ＢＩＰ−２計算の計算結果
は、Ｖ５バイトデータの先頭に付加される。図７は各チ
ャネルの状態設定を行うための状態設定データを示す説
明図であり、図に示すように、ＴＵ11の１〜28までとＴ
Ｕ21の１〜８までについて、各々“使用／未使用”を設
定する。
図であり、図に示すように、ＢＩＰ−２計算の計算結果
は、Ｖ５バイトデータの先頭に付加される。図７は各チ
ャネルの状態設定を行うための状態設定データを示す説
明図であり、図に示すように、ＴＵ11の１〜28までとＴ
Ｕ21の１〜８までについて、各々“使用／未使用”を設
定する。
【０００５】図８はＶＣ32フレームでのＢＩＰ−２計算
単位を示す説明図であり、この図に示すように、ＶＣ32
フレームには、図中の28バイトに関し、状態設定部で各
チャネルの“使用／未使用”の設定を行う。ここで、
“使用”に設定されたチャネル部分がＢＩＰ−２計算範
囲となる。設定状態には以下の３通りがある。 ＴＵ11が28ｃｈ ＴＵ11が７ｃｈ ＴＵ11とＴＵ21が混在する。
単位を示す説明図であり、この図に示すように、ＶＣ32
フレームには、図中の28バイトに関し、状態設定部で各
チャネルの“使用／未使用”の設定を行う。ここで、
“使用”に設定されたチャネル部分がＢＩＰ−２計算範
囲となる。設定状態には以下の３通りがある。 ＴＵ11が28ｃｈ ＴＵ11が７ｃｈ ＴＵ11とＴＵ21が混在する。
【０００６】図９は従来のＢＩＰ−２計算のシーケンス
を示すタイムチャートである。この図において、61はリ
セット解除を示し、62は状態設定期間を示し、63はテス
ト信号解除と評価試験開始を示し、64はマスク解除を示
している。ここで、評価試験開始後の最初のＶ５バイト
データ（図中、65で示す）は、直前のマルチフレームの
ＢＩＰ−２計算結果を“０”としたデータになっている
ため、以降のＶ５バイトデータは予測可能な値である
が、非同期で変更される状態変更期間（図中、66で示
す）後のＶ５バイトデータ（図中、67で示す）は、状態
設定が変更され、ＢＩＰ−２の計算単位が変更になるた
め、その値は予測不可能である。
を示すタイムチャートである。この図において、61はリ
セット解除を示し、62は状態設定期間を示し、63はテス
ト信号解除と評価試験開始を示し、64はマスク解除を示
している。ここで、評価試験開始後の最初のＶ５バイト
データ（図中、65で示す）は、直前のマルチフレームの
ＢＩＰ−２計算結果を“０”としたデータになっている
ため、以降のＶ５バイトデータは予測可能な値である
が、非同期で変更される状態変更期間（図中、66で示
す）後のＶ５バイトデータ（図中、67で示す）は、状態
設定が変更され、ＢＩＰ−２の計算単位が変更になるた
め、その値は予測不可能である。
【０００７】
【発明が解決しようとする課題】すなわち、従来のＢＩ
Ｐ−２計算を行うパリティ演算回路においては、図７及
び図８で示したように、ＢＩＰ−２計算単位の“使用／
未使用”によって、図５の斜線で示したＢＩＰ−２計算
範囲が変化するため、ＢＩＰ−２計算結果より生成する
Ｖ５バイトデータも不定となる。従って、次のＢＩＰ−
２の計算範囲もこの不定のＶ５バイトデータを含む範囲
となるので、その計算結果も不定となる。このため、Ｂ
ＩＰ−２計算結果は予測不可能となる。
Ｐ−２計算を行うパリティ演算回路においては、図７及
び図８で示したように、ＢＩＰ−２計算単位の“使用／
未使用”によって、図５の斜線で示したＢＩＰ−２計算
範囲が変化するため、ＢＩＰ−２計算結果より生成する
Ｖ５バイトデータも不定となる。従って、次のＢＩＰ−
２の計算範囲もこの不定のＶ５バイトデータを含む範囲
となるので、その計算結果も不定となる。このため、Ｂ
ＩＰ−２計算結果は予測不可能となる。
【０００８】従って、ＢＩＰ−２計算を行うパリティ演
算回路の評価試験方法としては、ＢＩＰ−２エラーチェ
ック回路（被試験系と同等の回路）を持つ試験系を用意
することが必要であった。
算回路の評価試験方法としては、ＢＩＰ−２エラーチェ
ック回路（被試験系と同等の回路）を持つ試験系を用意
することが必要であった。
【０００９】本発明は、このような事情を考慮してなさ
れたもので、ＢＩＰ−２計算結果が予測可能となるよう
に、期待値を設定できるようにして、回路の評価試験を
容易にしたダブルバッファ構成におけるパリティ演算回
路を提供するものである。
れたもので、ＢＩＰ−２計算結果が予測可能となるよう
に、期待値を設定できるようにして、回路の評価試験を
容易にしたダブルバッファ構成におけるパリティ演算回
路を提供するものである。
【００１０】
【課題を解決するための手段】図１は本発明の原理説明
図であり、図に示すように、本発明は、ＶＣ32フレーム
データのＢＩＰ−２計算を行うＢＩＰ−２計算部１、Ｂ
ＩＰ−２計算部１で計算したＢＩＰ−２データをマスク
するＢＩＰ−２マスク部２、ＢＩＰ−２データに基づい
てＶ５バイトデータを生成するＶ５データ生成部３、及
びＶＣ32フレームデータ中のＶ５バイト位置にＶ５バイ
トデータを付加するＶ５付加部４からなるパリティ演算
回路10と、ＶＣ32フレームデータ中の各チャネルの状態
を設定する状態設定部５と、状態設定部５の状態設定に
基づいてパリティ演算回路10を制御する制御部６と、パ
リティ演算回路10に入力するための試験用データを生成
する入力データ生成部７と、パリティ演算回路10の出力
期待値を生成する出力期待値生成部８と、パリティ演算
回路10からの出力データと出力期待値生成部８からの出
力期待値とを比較して、パリティ演算回路10の判定を行
う比較判定部９を備え、状態設定部５が、状態設定の変
更があった時にその変更内容を交互に書込んで読出すこ
とが可能な一対の変更内容書込みメモリを有することを
特徴とするダブルバッファ構成におけるパリティ演算回
路である。
図であり、図に示すように、本発明は、ＶＣ32フレーム
データのＢＩＰ−２計算を行うＢＩＰ−２計算部１、Ｂ
ＩＰ−２計算部１で計算したＢＩＰ−２データをマスク
するＢＩＰ−２マスク部２、ＢＩＰ−２データに基づい
てＶ５バイトデータを生成するＶ５データ生成部３、及
びＶＣ32フレームデータ中のＶ５バイト位置にＶ５バイ
トデータを付加するＶ５付加部４からなるパリティ演算
回路10と、ＶＣ32フレームデータ中の各チャネルの状態
を設定する状態設定部５と、状態設定部５の状態設定に
基づいてパリティ演算回路10を制御する制御部６と、パ
リティ演算回路10に入力するための試験用データを生成
する入力データ生成部７と、パリティ演算回路10の出力
期待値を生成する出力期待値生成部８と、パリティ演算
回路10からの出力データと出力期待値生成部８からの出
力期待値とを比較して、パリティ演算回路10の判定を行
う比較判定部９を備え、状態設定部５が、状態設定の変
更があった時にその変更内容を交互に書込んで読出すこ
とが可能な一対の変更内容書込みメモリを有することを
特徴とするダブルバッファ構成におけるパリティ演算回
路である。
【００１１】
【作用】本発明によれば、ＢＩＰ−２マスク信号を解除
して、状態設定が完了しパリティ演算回路10が通常動作
状態になって試験開始された後に、状態設定の変更が行
われる場合、一対の変更内容書込みメモリ内の一方に変
更内容を書込んで置き、状態設定切り換え信号によっ
て、ＢＩＰ−２計算範囲外で状態設定を変更すること
で、次のフレームのＶ５バイトデータについての出力期
待値を予測することが可能となる。
して、状態設定が完了しパリティ演算回路10が通常動作
状態になって試験開始された後に、状態設定の変更が行
われる場合、一対の変更内容書込みメモリ内の一方に変
更内容を書込んで置き、状態設定切り換え信号によっ
て、ＢＩＰ−２計算範囲外で状態設定を変更すること
で、次のフレームのＶ５バイトデータについての出力期
待値を予測することが可能となる。
【００１２】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【００１３】図２は本発明の一実施例を示す回路ブロッ
ク図である。この図において、21はパリティ演算回路で
あり、このパリティ演算回路21は、ＶＣ32フレームデー
タのＢＩＰ−２計算を行うＢＩＰ−２計算部22、ＢＩＰ
−計算部22で計算したＢＩＰ−２データをマスクするゲ
ート回路23、ＢＩＰ−２データに基づいてＶＣ32フレー
ムデータに付加するＶ５バイトデータを生成するＶ５デ
ータ生成部24、及びＶＣ32フレームデータ中のＶ５バイ
ト位置にＶ５バイトデータを付加するセレクタ25から構
成されている。26はＶＣ32フレームデータ中の各チャネ
ルの状態を設定する状態設定部、27は状態設定部26から
の状態設定データに基づいてパリティ演算回路21を制御
する制御部、28はカウンタ、29はカウンタ28からの指示
に基づいて試験用のデータを生成するＲＯＭ、30は制御
部27に対してテスト信号を与えるスイッチ、31はカウン
タ、32はカウンタ31の指示に基づいてパリティ演算回路
21の出力期待値を生成するＲＯＭ、33はパリティ演算回
路21からの出力データとＲＯＭ32からの出力期待値とを
比較してパリティ演算回路21の判定を行う判定回路であ
る。
ク図である。この図において、21はパリティ演算回路で
あり、このパリティ演算回路21は、ＶＣ32フレームデー
タのＢＩＰ−２計算を行うＢＩＰ−２計算部22、ＢＩＰ
−計算部22で計算したＢＩＰ−２データをマスクするゲ
ート回路23、ＢＩＰ−２データに基づいてＶＣ32フレー
ムデータに付加するＶ５バイトデータを生成するＶ５デ
ータ生成部24、及びＶＣ32フレームデータ中のＶ５バイ
ト位置にＶ５バイトデータを付加するセレクタ25から構
成されている。26はＶＣ32フレームデータ中の各チャネ
ルの状態を設定する状態設定部、27は状態設定部26から
の状態設定データに基づいてパリティ演算回路21を制御
する制御部、28はカウンタ、29はカウンタ28からの指示
に基づいて試験用のデータを生成するＲＯＭ、30は制御
部27に対してテスト信号を与えるスイッチ、31はカウン
タ、32はカウンタ31の指示に基づいてパリティ演算回路
21の出力期待値を生成するＲＯＭ、33はパリティ演算回
路21からの出力データとＲＯＭ32からの出力期待値とを
比較してパリティ演算回路21の判定を行う判定回路であ
る。
【００１４】図３は状態設定部26の詳細を示す回路ブロ
ック図である。図に示すように、状態設定部26には、状
態設定の変更があった時にその変更内容を交互に書込ん
で読出すことが可能な第１ＲＡＭ41と第２ＲＡＭ42が設
けられている。43は状態設定切り換え信号を受ける面切
り換え制御部であり、この面切り換え制御部43は、セレ
クタ44及びセレクタ45を制御することにより、ＣＰＵ等
からの状態設定データの書込みアドレスと内部回路への
読出しアドレスとの切り換えを行うとともに、セレクタ
46を制御することにより、第１ＲＡＭ41と第２ＲＡＭ42
からの読出しを選択する。また、Ｗ／Ｒコントローラ4
7，48を制御することにより、ＣＰＵ等からの状態設定
データのＲＡＭ41，42への書込み及び読出しを制御す
る。49はフリップフロップであり、セレクタ46で選択さ
れた変更データをラッチし、制御部27への状態設定デー
タとして出力する。
ック図である。図に示すように、状態設定部26には、状
態設定の変更があった時にその変更内容を交互に書込ん
で読出すことが可能な第１ＲＡＭ41と第２ＲＡＭ42が設
けられている。43は状態設定切り換え信号を受ける面切
り換え制御部であり、この面切り換え制御部43は、セレ
クタ44及びセレクタ45を制御することにより、ＣＰＵ等
からの状態設定データの書込みアドレスと内部回路への
読出しアドレスとの切り換えを行うとともに、セレクタ
46を制御することにより、第１ＲＡＭ41と第２ＲＡＭ42
からの読出しを選択する。また、Ｗ／Ｒコントローラ4
7，48を制御することにより、ＣＰＵ等からの状態設定
データのＲＡＭ41，42への書込み及び読出しを制御す
る。49はフリップフロップであり、セレクタ46で選択さ
れた変更データをラッチし、制御部27への状態設定デー
タとして出力する。
【００１５】次に、この状態設定部26の回路動作を説明
する。まず、パワーオンリセット後は、通常は第１ＲＡ
Ｍ41がＣＰＵ等からのアクセスを受け付ける状態で、第
２ＲＡＭ42は内部回路へのアクセスを受け付ける状態で
ある。その後、状態設定の変更を行う場合、まず、第１
ＲＡＭ41に変更内容を書込んで置く。次に、Ｖ２バイト
区間を示す状態設定切り換え信号に基づいて、面切り換
え制御部43により面切り換え信号を生成し、第１ＲＡＭ
41に対して内部回路へのアクセスを可能にする様、セレ
クタ44を内部回路読出しアドレスへセレクトする。そこ
で、第１ＲＡＭ41から読出した変更データをセレクタ46
でセレクトし、フリップフロップ49でラッチする。その
結果、Ｖ２バイトの間で状態設定を変更することによ
り、ＢＩＰ−２計算中での状態設定変更がなくなり、常
にＶ５バイトのデータを予測することが可能となる。
する。まず、パワーオンリセット後は、通常は第１ＲＡ
Ｍ41がＣＰＵ等からのアクセスを受け付ける状態で、第
２ＲＡＭ42は内部回路へのアクセスを受け付ける状態で
ある。その後、状態設定の変更を行う場合、まず、第１
ＲＡＭ41に変更内容を書込んで置く。次に、Ｖ２バイト
区間を示す状態設定切り換え信号に基づいて、面切り換
え制御部43により面切り換え信号を生成し、第１ＲＡＭ
41に対して内部回路へのアクセスを可能にする様、セレ
クタ44を内部回路読出しアドレスへセレクトする。そこ
で、第１ＲＡＭ41から読出した変更データをセレクタ46
でセレクトし、フリップフロップ49でラッチする。その
結果、Ｖ２バイトの間で状態設定を変更することによ
り、ＢＩＰ−２計算中での状態設定変更がなくなり、常
にＶ５バイトのデータを予測することが可能となる。
【００１６】図４は本発明のＢＩＰ−２計算のシーケン
スを示すタイムチャートである。この図において、51は
Ｖ５バイトから次のＶ５バイトまでの状態変更区間、52
は状態設定切り換え区間（Ｖ２バイトの間）であり、こ
のタイムチャートに示すように、状態設定変更区間51の
状態設定値から予測して、Ｖ５バイトのデータ53を付加
することができる。
スを示すタイムチャートである。この図において、51は
Ｖ５バイトから次のＶ５バイトまでの状態変更区間、52
は状態設定切り換え区間（Ｖ２バイトの間）であり、こ
のタイムチャートに示すように、状態設定変更区間51の
状態設定値から予測して、Ｖ５バイトのデータ53を付加
することができる。
【００１７】
【発明の効果】以上説明した様に、本発明によれば、Ｂ
ＩＰ−２計算を行うパリティ演算回路の試験を、ＢＩＰ
−２チェック回路（被試験系と同様の回路）を用いず、
出力期待値が予測できるようなテスト回路を設け、出力
データと期待値とを比較することにより行うことができ
る。また、状態設定の変更内容の書込み、読出しを交互
に行う一対のメモリを設けることにより、あらゆる状態
設定のパターンにも対応でき、試験回路の小規模化、単
純化、信頼性が図れる。
ＩＰ−２計算を行うパリティ演算回路の試験を、ＢＩＰ
−２チェック回路（被試験系と同様の回路）を用いず、
出力期待値が予測できるようなテスト回路を設け、出力
データと期待値とを比較することにより行うことができ
る。また、状態設定の変更内容の書込み、読出しを交互
に行う一対のメモリを設けることにより、あらゆる状態
設定のパターンにも対応でき、試験回路の小規模化、単
純化、信頼性が図れる。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路ブロック図であ
る。
る。
【図３】状態設定部の詳細を示す回路ブロック図であ
る。
る。
【図４】本発明のＢＩＰ−２計算のシーケンスを示すタ
イムチャートである。
イムチャートである。
【図５】ＳＤＨにおけるＶＣ32フレームでのＢＩＰ−２
計算範囲を示す説明図である。
計算範囲を示す説明図である。
【図６】Ｖ５バイトデータの内容を示す説明図である。
【図７】状態設定データを示す説明図である。
【図８】ＶＣ３２フレームでのＢＩＰ−２計算単位を示
す説明図である。
す説明図である。
【図９】従来のＢＩＰ−２計算のシーケンスを示すタイ
ムチャートである。
ムチャートである。
２１ パリティ演算回路 ２２ ＢＩＰ−２計算部 ２４ Ｖ５データ生成部 ２５ セレクタ ２６ 状態設定部 ２７ 制御部 ２８，３１ カウンタ ２９，３２ ＲＯＭ ３０ スイッチ ３３ 判定回路 ４１ 第１ＲＡＭ ４２ 第２ＲＡＭ ４３ 面切り換え制御部 ４４，４５，４６ セレクタ ４７，４８ Ｗ／Ｒコントローラ ４９ フリップフロップ
Claims (1)
- 【請求項１】 ＶＣ32フレームデータのＢＩＰ−２計算
を行うＢＩＰ−２計算部（１）、ＢＩＰ−２計算部
（１）で計算したＢＩＰ−２データをマスクするＢＩＰ
−２マスク部（２）、ＢＩＰ−２データに基づいてＶ５
バイトデータを生成するＶ５データ生成部（３）、及び
ＶＣ32フレームデータ中のＶ５バイト位置にＶ５バイト
データを付加するＶ５付加部（４）からなるパリティ演
算回路（10）と、 ＶＣ32フレームデータ中の各チャネルの状態を設定する
状態設定部（５）と、 状態設定部（５）の状態設定に基づいてパリティ演算回
路（10）を制御する制御部（６）と、 パリティ演算回路（10）に入力するための試験用データ
を生成する入力データ生成部（７）と、 パリティ演算回路（10）の出力期待値を生成する出力期
待値生成部（８）と、 パリティ演算回路（10）からの出力データと出力期待値
生成部（８）からの出 力期待値とを比較して、パリティ演算回路（10）の判定
を行う比較判定部（９）を備え、 状態設定部（５）が、状態設定の変更があった時にその
変更内容を交互に書込んで読出すことが可能な一対の変
更内容書込みメモリを有することを特徴とするダブルバ
ッファ構成におけるパリティ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247377A JPH0591090A (ja) | 1991-09-26 | 1991-09-26 | ダブルバツフア構成におけるパリテイ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247377A JPH0591090A (ja) | 1991-09-26 | 1991-09-26 | ダブルバツフア構成におけるパリテイ演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0591090A true JPH0591090A (ja) | 1993-04-09 |
Family
ID=17162525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3247377A Withdrawn JPH0591090A (ja) | 1991-09-26 | 1991-09-26 | ダブルバツフア構成におけるパリテイ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0591090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
-
1991
- 1991-09-26 JP JP3247377A patent/JPH0591090A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
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| A300 | Withdrawal of application because of no request for examination |
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