JPH04349731A - パリティ演算回路 - Google Patents
パリティ演算回路Info
- Publication number
- JPH04349731A JPH04349731A JP3123500A JP12350091A JPH04349731A JP H04349731 A JPH04349731 A JP H04349731A JP 3123500 A JP3123500 A JP 3123500A JP 12350091 A JP12350091 A JP 12350091A JP H04349731 A JPH04349731 A JP H04349731A
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- Japan
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- 238000010586 diagram Methods 0.000 description 7
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、連続して入力される
フレームデータのパリティ演算回路に係り、特にＳＤＨ
（同期ディジタルハイアラーキ）のＶＣ３２フレームデ
ータのＢｉｐ−２計算を行う回路に関する。
フレームデータのパリティ演算回路に係り、特にＳＤＨ
（同期ディジタルハイアラーキ）のＶＣ３２フレームデ
ータのＢｉｐ−２計算を行う回路に関する。
【０００２】
【従来の技術】従来この種のパリティ演算回路において
は、図６に示すように、連続して入力されるフレームＦ
のデータを受けて、順次フレーム毎にデータＤＴの１又
は０のビット数を計数し、その計数結果をＶ５バイトデ
ータとして次のフレームの所定位置に付加して出力する
ようにしたものが知られている。
は、図６に示すように、連続して入力されるフレームＦ
のデータを受けて、順次フレーム毎にデータＤＴの１又
は０のビット数を計数し、その計数結果をＶ５バイトデ
ータとして次のフレームの所定位置に付加して出力する
ようにしたものが知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
パリティ演算回路においては、図６に示すようにパワー
オンリセット信号ＲＳのオンタイミングｔ１から演算が
開始されるため、入力されるデータＤＴのフレームＦの
どこから演算が開始されるかが不定であり、パリティ演
算結果より生成して付加されるＶ５バイトデータも不定
となる。そして、次のフレームのパリティ演算範囲はこ
の不定のＶ５バイトデータを含む範囲となるので、後続
のフレームのパリティ演算結果がすべて不定となる。従
って、従来のパリティ演算回路では、その出力期待値を
予測することができず、回路の評価試験には、評価され
る演算回路と同等の回路が必要となり、試験治具が大規
模化するという問題点があった。
パリティ演算回路においては、図６に示すようにパワー
オンリセット信号ＲＳのオンタイミングｔ１から演算が
開始されるため、入力されるデータＤＴのフレームＦの
どこから演算が開始されるかが不定であり、パリティ演
算結果より生成して付加されるＶ５バイトデータも不定
となる。そして、次のフレームのパリティ演算範囲はこ
の不定のＶ５バイトデータを含む範囲となるので、後続
のフレームのパリティ演算結果がすべて不定となる。従
って、従来のパリティ演算回路では、その出力期待値を
予測することができず、回路の評価試験には、評価され
る演算回路と同等の回路が必要となり、試験治具が大規
模化するという問題点があった。
【０００４】この発明は、このような事情を考慮してな
されたもので、大規模な試験治具を必要とせず、容易に
評価を行うことが可能なパリティ演算回路を提供するも
のである。
されたもので、大規模な試験治具を必要とせず、容易に
評価を行うことが可能なパリティ演算回路を提供するも
のである。
【０００５】
【課題を解決するための手段】図１はこの発明の原理を
示すブロック図であり、１０１はフレームの１又は０の
ビット数を前のフレームの計数結果と合わせて計数する
計算部、１０２は計算部１０１の出力をうけてその計数
結果を表わす付加データを生成する付加データ生成部、
１０３はフレームに付加データを付加して出力するデー
タ付加部、１０４は外部からのパリティ演算開始指令信
号を受けたときに計算部１０１が付加データ生成部１０
２へ出力を開始するタイミングをフレーム同期信号に基
づいて設定するタイミング設定部である。
示すブロック図であり、１０１はフレームの１又は０の
ビット数を前のフレームの計数結果と合わせて計数する
計算部、１０２は計算部１０１の出力をうけてその計数
結果を表わす付加データを生成する付加データ生成部、
１０３はフレームに付加データを付加して出力するデー
タ付加部、１０４は外部からのパリティ演算開始指令信
号を受けたときに計算部１０１が付加データ生成部１０
２へ出力を開始するタイミングをフレーム同期信号に基
づいて設定するタイミング設定部である。
【０００６】
【作用】図１において、計算部１０１は、フレームの１
又は０のビット数を前のフレームの計数結果と合わせて
計数し、付加データ生成部１０２は計算部１０１の出力
をうけてその計数結果を表わす付加データを生成し、デ
ータ付加部１０３は入力されるフレームの所定位置に付
加データ生成部１０２で生成された付加データを付加し
て出力する。そして、タイミング設定部１０４は外部か
らのパリティ演算開始指令信号を受けたときに計算部１
０１が付加データ生成部１０２へ出力を開始するタイミ
ングをフレーム同期信号に基づいて設定する。従って、
それ以前のフレームデータの計数結果は除去され、その
タイミングから新しく計数が開始されるので、パリティ
演算回路の出力を予測することができる。
又は０のビット数を前のフレームの計数結果と合わせて
計数し、付加データ生成部１０２は計算部１０１の出力
をうけてその計数結果を表わす付加データを生成し、デ
ータ付加部１０３は入力されるフレームの所定位置に付
加データ生成部１０２で生成された付加データを付加し
て出力する。そして、タイミング設定部１０４は外部か
らのパリティ演算開始指令信号を受けたときに計算部１
０１が付加データ生成部１０２へ出力を開始するタイミ
ングをフレーム同期信号に基づいて設定する。従って、
それ以前のフレームデータの計数結果は除去され、その
タイミングから新しく計数が開始されるので、パリティ
演算回路の出力を予測することができる。
【０００７】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。これによってこの発明が限定されるもので
はない。
を詳述する。これによってこの発明が限定されるもので
はない。
【０００８】図２は、この発明の一実施例を示すブロッ
ク図であり、ＳＤＨ（同期ディジタルハイアラーキ）に
おけるＶＣ３２フレームデータのパリティ演算、つまり
、Ｂｉｐ−２計算を行う回路を示している。図２におい
て、１はＶＣ３２フレームデータのＢｉｐ−２計算を行
うＢｉｐ−２計算部、２はＢｉｐ−２計算部１より出力
するＢｉｐ−２計算結果をマスクするＡＮＤゲート、３
はＢｉｐ−２計算結果をもとにＶ５バイトデータ（フレ
ームに付加するデータ）を生成するＶ５データ生成部、
４はＶ５データ生成部３で生成したＶ５バイトデータを
入力フレームデータに付加するセレクタ、６は入力デー
タ中の各チャネルの状態設定を行う状態設定部、５は制
御部であり、制御部５は、スイッチＳＷによって入力さ
れる演算開始指令信号Ｓ２および状態設定部５の出力を
うけて、ＡＮＤゲート２へマスク信号Ｓ３を出力すると
共に、Ｂｉｐ−２計算部１、Ｖ５データ生成部３および
セレクタ４を制御するようになっている。
ク図であり、ＳＤＨ（同期ディジタルハイアラーキ）に
おけるＶＣ３２フレームデータのパリティ演算、つまり
、Ｂｉｐ−２計算を行う回路を示している。図２におい
て、１はＶＣ３２フレームデータのＢｉｐ−２計算を行
うＢｉｐ−２計算部、２はＢｉｐ−２計算部１より出力
するＢｉｐ−２計算結果をマスクするＡＮＤゲート、３
はＢｉｐ−２計算結果をもとにＶ５バイトデータ（フレ
ームに付加するデータ）を生成するＶ５データ生成部、
４はＶ５データ生成部３で生成したＶ５バイトデータを
入力フレームデータに付加するセレクタ、６は入力デー
タ中の各チャネルの状態設定を行う状態設定部、５は制
御部であり、制御部５は、スイッチＳＷによって入力さ
れる演算開始指令信号Ｓ２および状態設定部５の出力を
うけて、ＡＮＤゲート２へマスク信号Ｓ３を出力すると
共に、Ｂｉｐ−２計算部１、Ｖ５データ生成部３および
セレクタ４を制御するようになっている。
【０００９】この実施例のパリティ演算回路は、図２の
破線枠内の要素、つまり、Ｂｉｐ−２計算部１、ＡＮＤ
ゲート２、Ｖ５データ生成部３、セレクタ４、制御部５
および状態設定部６から構成される。また、図２の破線
枠外の要素はテスト用回路を示し、７はＲＯＭ７ａおよ
びカウンタ７ｂによりテストデータＤＴを発生する入力
データ生成部、８はＲＯＭ８ａとカウンタ８ｂからなり
試験されるパリティ演算回路の出力期待値を発生する出
力期待値生成部、９はＥ−ＯＲゲートで構成される比較
判定部であり、比較判定部９は破線枠内の被試験回路の
出力結果と出力期待値生成部８より出力する期待値とを
比較し被試験回路の評価を行うものである。
破線枠内の要素、つまり、Ｂｉｐ−２計算部１、ＡＮＤ
ゲート２、Ｖ５データ生成部３、セレクタ４、制御部５
および状態設定部６から構成される。また、図２の破線
枠外の要素はテスト用回路を示し、７はＲＯＭ７ａおよ
びカウンタ７ｂによりテストデータＤＴを発生する入力
データ生成部、８はＲＯＭ８ａとカウンタ８ｂからなり
試験されるパリティ演算回路の出力期待値を発生する出
力期待値生成部、９はＥ−ＯＲゲートで構成される比較
判定部であり、比較判定部９は破線枠内の被試験回路の
出力結果と出力期待値生成部８より出力する期待値とを
比較し被試験回路の評価を行うものである。
【００１０】このような構成における動作の要部を図３
に示すタイムチャートを用いて説明する。タイミングｔ
１においてパワーオンリセット後、状態設定期間Ｔが完
了するまでスイッチＳＷをＯＮにして演算開始指令信号
Ｓ２を“Ｌ”としておき、状態設定が完了し回路が通常
動作状態になった後、タイミングｔ２で信号Ｓ２が“Ｈ
”に切換わる。マスク信号Ｓ３は、信号Ｓ２が切り換わ
った次のＶ５バイトに付加するＢｉｐ−２計算結果をマ
スクするようにタイミングｔ３にて“Ｈ”になる。 その後は、Ｂｉｐ−２計算結果が“Ｏ”であるＶ５バイ
トデータを初期値として、Ｂｉｐ−２計算を行うので、
出力期待値を予想することができる。なお、マスク信号
Ｓ３の“Ｌ”から“Ｈ”への切換えタイミングｔ３は制
御部５において、入力データのフレーム同期信号を基準
にしてＶ５バイトデータまでのビット数を計数すること
により決定される。
に示すタイムチャートを用いて説明する。タイミングｔ
１においてパワーオンリセット後、状態設定期間Ｔが完
了するまでスイッチＳＷをＯＮにして演算開始指令信号
Ｓ２を“Ｌ”としておき、状態設定が完了し回路が通常
動作状態になった後、タイミングｔ２で信号Ｓ２が“Ｈ
”に切換わる。マスク信号Ｓ３は、信号Ｓ２が切り換わ
った次のＶ５バイトに付加するＢｉｐ−２計算結果をマ
スクするようにタイミングｔ３にて“Ｈ”になる。 その後は、Ｂｉｐ−２計算結果が“Ｏ”であるＶ５バイ
トデータを初期値として、Ｂｉｐ−２計算を行うので、
出力期待値を予想することができる。なお、マスク信号
Ｓ３の“Ｌ”から“Ｈ”への切換えタイミングｔ３は制
御部５において、入力データのフレーム同期信号を基準
にしてＶ５バイトデータまでのビット数を計数すること
により決定される。
【００１１】図４はＶＣ３２フレームとＶ５バイトデー
タとの関係を詳細に示す説明図であり、９０バイト×９
行のＶＣ３２フレーム（１２５μｓ）が４つ集って１マ
ルチフレーム（５００μｓ）を形成し、図４の斜線部分
データについてのＢｉｐ−２計算を行った計算結果が次
のＶ５バイトデータに付加される。また、Ｖ５バイトデ
ータは図５に示すように、８ビットからなり、Ａのビッ
トはＢｉｐ−２計算結果、Ｂのビットは固定パターンデ
ータ、Ｃのビットは転送アラームデータである。
タとの関係を詳細に示す説明図であり、９０バイト×９
行のＶＣ３２フレーム（１２５μｓ）が４つ集って１マ
ルチフレーム（５００μｓ）を形成し、図４の斜線部分
データについてのＢｉｐ−２計算を行った計算結果が次
のＶ５バイトデータに付加される。また、Ｖ５バイトデ
ータは図５に示すように、８ビットからなり、Ａのビッ
トはＢｉｐ−２計算結果、Ｂのビットは固定パターンデ
ータ、Ｃのビットは転送アラームデータである。
【００１２】なお、図２において、７ａは入力データ発
生用ＲＯＭ（リードオンリメモリ）であり、１マルチフ
レーム分のデータ（９０×９×４＝３２４０ワード）を
格納している。Ｂｉｐ−２計算結果が毎マルチフレーム
で同じ“Ｏ”になるようなデータとしておくと、出力期
待値発生用ＲＯＭ８ａも１マルチフレーム分の容量でよ
く、データの発生タイミングも被試験回路の遅延のみを
考慮すればよい。
生用ＲＯＭ（リードオンリメモリ）であり、１マルチフ
レーム分のデータ（９０×９×４＝３２４０ワード）を
格納している。Ｂｉｐ−２計算結果が毎マルチフレーム
で同じ“Ｏ”になるようなデータとしておくと、出力期
待値発生用ＲＯＭ８ａも１マルチフレーム分の容量でよ
く、データの発生タイミングも被試験回路の遅延のみを
考慮すればよい。
【００１３】Ｂｉｐ−２計算結果がマルチフレーム毎に
変化する場合には、相応の容量の出力期待値発生用ＲＯ
Ｍ８ａが必要であり、データの発生タイミングを試験開
始時に合わせるよう制御することが必要である。制御の
方法としては信号Ｓ２を用いればよい。
変化する場合には、相応の容量の出力期待値発生用ＲＯ
Ｍ８ａが必要であり、データの発生タイミングを試験開
始時に合わせるよう制御することが必要である。制御の
方法としては信号Ｓ２を用いればよい。
【００１４】以上説明した様に、この実施例によれば、
パリティ演算回路出力期待値が予測できるので、簡単な
テスト回路によって、出力データと期待値とを比較する
ことでその試験を行うことができ、試験回路の小規模化
、単純化が計れる。
パリティ演算回路出力期待値が予測できるので、簡単な
テスト回路によって、出力データと期待値とを比較する
ことでその試験を行うことができ、試験回路の小規模化
、単純化が計れる。
【００１５】
【発明の効果】この発明によれば、大規模な試験治具を
用いることなく、評価を容易に行うことが可能なパリテ
ィ演算回路を提供することができる。
用いることなく、評価を容易に行うことが可能なパリテ
ィ演算回路を提供することができる。
【図１】この発明の原理を示すブロック図である。
【図２】この発明の一実施例を示すブロック図である。
【図３】実施例の動作を示すタイムチャートである。
【図４】ＶＣ３２フレームとＶ５バイトデータとの関係
を示す説明図である。
を示す説明図である。
【図５】Ｖ５バイトデータの構成図である。
【図６】従来例の動作を示すタイムチャートである。
１ Ｂｉｐ−２計算部
２ ＡＮＤゲート
３ Ｖ５データ生成部
４ セレクタ
５ 制御部
６ 状態設定部
７ 入力データ生成部
８ 出力期待値生成部
９ Ｅ−ＯＲゲート
Claims (1)
- 【請求項１】 連続して入力されるフレームのデータ
を受けて、順次フレーム毎にデータの１又は０のビット
数を計数し、その計数結果を付加データとして次のフレ
ームの所定位置に付加して出力するパリティ演算回路に
おいて、フレームの１又は０のビット数を前のフレーム
の計数結果と合わせて計数する計算部（１０１）と、前
記計算部（１０１）の出力をうけてその計数結果を表わ
す付加データを生成する付加データ生成部（１０２）と
、フレームに付加データを付加して出力するデータ付加
部（１０３）と、外部からのパリティ演算開始指令信号
を受けたときに計算部が付加データ生成部へ出力を開始
するタイミングをフレーム同期信号に基づいて設定する
タイミング設定部（１０４）とを備えたことを特徴とす
るパリティ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123500A JPH04349731A (ja) | 1991-05-28 | 1991-05-28 | パリティ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3123500A JPH04349731A (ja) | 1991-05-28 | 1991-05-28 | パリティ演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04349731A true JPH04349731A (ja) | 1992-12-04 |
Family
ID=14862161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3123500A Withdrawn JPH04349731A (ja) | 1991-05-28 | 1991-05-28 | パリティ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04349731A (ja) |
-
1991
- 1991-05-28 JP JP3123500A patent/JPH04349731A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |