JPH05289973A - 入出力制御方式 - Google Patents

Abstract

(57)【要約】 【目的】 プロセッサが入出力部とのデータ転送をフラ
グ検査方式に従って行なうにつき、スキャンニングを最
適化してプロセッサ及び各入出力部の処理効率を高め
る。 【構成】 無効スキャン発生数メモリ２５には、入出力
処理が認めないという無効スキャンの情報を各入出力部
１１ａ〜１１ｃ毎に記憶する。スキャンニング割合制御
部２４は、所定時間毎にこのメモリ２５内の無効スキャ
ン発生数を取り出して、各入出力部１１ａ〜１１ｃにつ
いて現在のスキャンニング割合が妥当であるか否かを判
断し、妥当でない場合にスキャンニング割合を変更させ
る。これにより、スキャンニング割合が常にダイナミッ
クに変更されて最適化される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータと入出力
部（外部機器）とのデータ交換のタイミングをフラグ検
査方式に従って調整する入出力制御方式に関するもので
ある。

【０００２】

【従来の技術】従来、入出力制御方式として、同期方
式、フラグ検査方式、割込み方式等がある。入出力部側
でいつ入出力の準備が完了するかを予測できず、かつ、
コンピュータ（以下、プロセッサと呼ぶ）による処理の
実行管理を簡単にしたいようなシステムではフラグ検査
方式が採用されることが多い。

【０００３】このフラグ検査方式では、入出力部側にフ
ラグと呼ぶフリップフロップを用意する。入出力部は、
入力又は出力の準備が完了すると、このフラグをリセッ
トする。プロセッサ側は、このフラグの値を読み込んで
は０であるか１であるかを検査する作業（スキャンニン
グ）を所定周期で繰返しており、０になったことを確認
するとデータの入力又は出力を行なう。

【０００４】一般に、同一のプロセッサとデータ交換す
る入出力部は複数あり、上述したフラグ検査方式は入出
力部が複数の場合にも適用される。ところで、プロセッ
サが行なう処理としては、入出力処理（データ転送処
理）だけでなく、その入出力情報の処理等の他の機能の
処理がある。このように多数の処理を実行する場合、各
機能の処理をタイムシュアリングしながら並行に実行し
なければならない。そのため、タイミングクロックに基
づいて実行する処理を決定している。

【０００５】複数の入出力部があるシステムにおいて、
タイミングクロックに基づいて各入出力部のフラグをス
キャンするタイミングを決定する場合において、従来、
各入出力部との間のデータの入出力頻度を考慮したもの
が既に提案されている。

【０００６】図２及び図３はこのような入出力制御方式
の説明用の図面であって、図２はシステム構成図、図３
は処理タイミングチャートである。

【０００７】なお、以下では、図２に示すように、プロ
セッサ１に対して、３個の入出力部２ａ〜２ｃがデータ
バスＤ、アドレスバスＡ及びコントロール信号線ＩＯ
Ｒ、ＩＯＷを介して接続されているシステムについて説
明する。また、３個の入出力部２ａ〜２ｃに対する入出
力頻度が３：２：１であると予測されたシステムについ
て説明する。

【０００８】プロセッサ１は、内蔵するタイミング発生
回路又は外部に設けられたタイミング発生回路が発生し
たタイミングクロックＣＫに基づいて、行なうべき処理
を決定する。

【０００９】例えば、第１番目のタイミングクロックＣ
Ｋ１が生じると、プロセッサ１は、図３に示すように、
このクロックＣＫ１の発生時点からの１クロック周期期
間内で、３個の入出力部２ａ〜２ｃに対するスキャンニ
ングを順次行ない、適宜入出力処理を行なう。第２番目
のタイミングクロックＣＫ２が生じると、プロセッサ１
は、図３に示すように、このクロックＣＫ２の発生時点
からの１クロック周期期間内で、入出力部２ａに対する
スキャンニングを行ない、適宜入出力処理を行なう。第
３番目のタイミングクロックＣＫ３が生じると、プロセ
ッサ１は、図３に示すように、このクロックＣＫ３の発
生時点からの１クロック周期期間内で、２個の入出力部
２ａ及び２ｂに対するスキャンニングを行ない、適宜入
出力処理を行なう。

【００１０】以下、同様にして、入出力部２ａ〜２ｃに
対する入出力制御として、３クロック周期で１周期を構
成する入出力制御を行なう。

【００１１】従って、入出力部２ａに対しては１クロッ
ク周期毎に、入出力部２ｂに対しては３クロック周期に
２回、入出力部２ｃに対しては３クロック周期毎に入出
力制御を行ない、予測した入出力頻度の割合３：２：１
で各入出力部２ａ、２ｂ、２ｃに対する入出力制御を実
行する。

【００１２】なお、図３に波状線で示しているように、
プロセッサ１は、各入出力部２ａ、２ｂ、２ｃに対する
処理以外の処理も当然に行なう。

【００１３】以上のように、従来においては、複数の入
出力部がある場合において、各入出力部のスキャンニン
グ頻度を、各入出力部に対して予測した入出力頻度に応
じて選定して、スキャンニング効率を高めている。

【００１４】

【発明が解決しようとする課題】しかしながら、システ
ムによっては各入出力部に対する入出力頻度が頻繁に変
動するものがある。このような変動によって、その入出
力部が要求する入出力頻度がスキャンニング割合と合わ
なくなることが生じる。

【００１５】スキャンニング割合が入出力頻度からみて
相対的に高いと、スキャンした際にフラグがセット（入
出力の準備が終了していないことを表す）されているこ
とが多く生じ、すなわち、無効スキャンが多くなってス
キャン自体が無駄となり、スキャン効率が悪い。このこ
とは、プロセッサからみると、スキャンに時間を割いて
いるにも拘らず、入出力処理が実行できない機会が増大
して処理効率が低下することを意味する。

【００１６】また、逆に、スキャンニング割合が相対的
に小さくなると、データ転送がスキャンニング毎に実行
されても、入出力部とのデータ転送回数が、その転送回
数に係る時間で入出力部又はプロセッサが必要とする回
数より大幅に少なくなって、入出力情報を転送しきれな
いことも生じていた。

【００１７】本発明は、以上の点を考慮してなされたも
のであり、プロセッサが入出力部とのデータ転送をフラ
グ検査方式に従って行なうにつき、スキャンニングを最
適化してプロセッサ及び各入出力部の処理効率を高める
ことができる入出力制御方式を提供しようとするもので
ある。

【００１８】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、コンピュータと１以上の入出力
部との間の入出力処理を、各入出力部に設けられたフラ
グを所定のスキャンニングタイミングでスキャンするこ
とで制御する、フラグ検査方式に従う入出力制御方式に
おいて、以下の手段を設けた。

【００１９】すなわち、入出力処理を認めるか否かを表
す最新のスキャン結果の情報を取り込んで各入出力部毎
に記憶するスキャン結果情報記憶手段と、このスキャン
結果情報記憶手段に記憶されているスキャン結果情報に
基づいて、各入出力部について現在のスキャンニング割
合が妥当であるか否かを判断し、妥当でない場合にスキ
ャンニング割合を変更させるスキャンニング割合制御手
段とを設けた。

【００２０】

【作用】本発明において、スキャン結果情報記憶手段
は、入出力処理を認めるか否かを表す最新のスキャン結
果の情報を取り込んで各入出力部毎に記憶し、スキャン
ニング割合制御手段は、このスキャン結果情報記憶手段
に記憶されているスキャン結果情報に基づいて、各入出
力部について現在のスキャンニング割合（所定時間当り
のスキャンニング回数）が妥当であるか否かを判断し、
妥当でない場合にスキャンニング割合を変更させる。

【００２１】これにより、スキャンニング割合が大きす
ぎて入出力処理に移行できない無効スキャンが多く生じ
ることや、スキャンニング割合が小さすぎて入出力処理
を効率良くできないようなことを未然に防止することが
でき、コンピュータや入出力部の処理効率を高めること
ができる。

【００２２】

【実施例】以下、本発明の一実施例を図面を参照しなが
ら詳述する。ここで、図１は、この実施例の入出力部に
対するスキャンニング処理に係る構成の機能ブロック図
である。また、図１は、スキャンニング対象の入出力部
（外部機器）が３個の場合を示している。

【００２３】図１において、各入出力部１１ａ、１１
ｂ、１１ｃに対するスキャンニングを行なう部分は、プ
ロセッサのソフトウェアによって実現されていても良
く、プロセッサ内にハードウェア的に実現されていても
良く、さらに、プロセッサ外部にハードウェア的に実現
されていても良いが、機能的には、タイミング発生部２
０、スキャン要否判定部２１、スキャンタイミングメモ
リ２２、スキャン実行部２３、スキャンニング割合制御
部２４及び無効スキャン発生数メモリ２５から構成され
ている。

【００２４】タイミング発生部２０は、予め決められた
時間間隔で基準となるタイミングクロックを発生するも
のである。この時間間隔は、この実施例の場合、全ての
入出力部１１ａ〜１１ｃに対するスキャンニングを実行
できる時間より長く選定されている。

【００２５】スキャンタイミングメモリ２２は、各入出
力部１１ａ、１１ｂ、１１ｃに対するスキャンニング割
合情報を記憶しているものである。

【００２６】スキャン要否判定部２１は、タイミングク
ロックによってカウント動作するタイミングカウンタを
内蔵している。スキャン要否判定部２１は、タイミング
カウンタのカウント値と、スキャンタイミングメモリ２
２に格納されている各入出力部１１ａ、１１ｂ、１１ｃ
についてのスキャンニング割合情報とを照合して、各入
出力部に対して今回のタイミングクロックから始まる１
クロック周期がスキャンニングのタイミングであるか否
かを決定する。

【００２７】例えば、タイミングカウンタとして１〜Ｎ
を巡回して繰返すものを適用すると共に、スキャンタイ
ミングメモリ２２を１〜Ｎをアドレスとし、各エリアに
スキャンタイミングであるか（論理「１」）否か（論理
「０」）のデータを格納しておき、今回のカウント値ｉ
をアドレスとしてメモリ２２からデータを取り出し、そ
れが論理「１」であればスキャンニングのタイミングと
決定し、論理「０」であればスキャンニングのタイミン
グでないと決定する。

【００２８】スキャン実行部２３は、スキャン要否判定
部２１がスキャンニングのタイミングであると決定した
全ての入出力部１１ａ、１１ｂ又は１１ｃに対するスキ
ャンニングを実行するものである。スキャン実行部２３
は、スキャンニングの結果、その入出力部のフラグがリ
セットされていると、すなわち入出力が可能な状態にあ
ると、図示しない入出力処理部に入出力処理を実行させ
る。他方、スキャン実行部２３は、スキャンニングの結
果、その入出力部のフラグがセットされていると、すな
わち入出力が不可能な状態にあると、無効スキャンであ
ることをスキャンニング割合制御部２４に通知する。

【００２９】無効スキャン発生数メモリ２５は、各入出
力部１１ａ、１１ｂ、１１ｃに対する無効スキャン発生
数を記憶しているものである。

【００３０】スキャンニング割合制御部２４は、無効ス
キャンであることが与えられると、無効スキャン発生数
メモリ２５に格納されていたその入出力部についての無
効スキャン発生数をインクリメントする。また、スキャ
ンニング割合制御部２４は、所定時間カウンタを内蔵し
ており、例えばタイミング発生部２０から出力されたタ
イミングクロック数をカウントして所定時間の計時を繰
返す。スキャンニング割合制御部２４は、所定時間の計
時が終了した時点における無効スキャン発生数メモリ２
５に格納されている各入出力部１１ａ、１１ｂ、１１ｃ
についての無効スキャン発生数を基準値と比較して、今
までのスキャンニング割合（所定時間当りのスキャンニ
ング回数）が妥当であるか否かを判断する。スキャンニ
ング割合制御部２４は、妥当であるという判断結果を得
た入出力部に対しては、スキャンタイミングメモリ２２
の格納内容（スキャンニング割合）を変更しない。他
方、スキャンニング割合制御部２４は、今までのスキャ
ンニング割合が大きい、又は、小さいという結果を得た
入出力部に対しては、スキャンタイミングメモリ２２の
格納内容をその判断結果に応じて変更する。

【００３１】例えば、タイミングカウンタとして１〜Ｎ
を巡回して繰返すものを適用すると共に、スキャンタイ
ミングメモリ２２を１〜Ｎをアドレスとし、各エリアに
スキャンタイミングであるか（論理「１」）否か（論理
「０」）のデータを格納している場合であると、論理
「１」の数が増加してスキャンニング割合を高めたり、
論理「１」の数が減少してスキャンニング割合を低めた
りする。なお、この際、論理「１」及び「０」をできる
だけ混在させるようにする。

【００３２】図４は、以上の各部より構成されたこの実
施例におけるスキャンニング処理の一連の流れを示すも
のである。また、全ての入出力部に対する処理がほぼ並
行して実行されるが、図４は、ある１個の入出力部（以
下の説明においては１１ａとする）に対するスキャンニ
ング処理を取り出して示している。

【００３３】タイミングクロックが発生すると、スキャ
ン要否判定部２１はタイミングカウンタをカウントアッ
プした後、タイミングカウンタのカウント値とスキャン
タイミングメモリ２２の入出力部１１ａに対する値とを
照合する（ステップ１００〜１０２）。

【００３４】この照合でスキャンニングタイミングでな
いという結果を得ると、スキャンニング処理を直ちに終
了して他の処理に進む（ステップ１０３）。他方、この
照合でスキャンニングのタイミングという結果を得る
と、スキャン要否判定部２１は、スキャン実行部２４に
実行指示を与えて入出力部１１ａに対するスキャンを実
行させる（ステップ１０４）。

【００３５】スキャン実行部２４は入出力部１１ａに対
するスキャンを実行して得られたフラグの内容に基づい
て、今回のスキャンが有効なスキャンか無効なスキャン
かを、すなわち、入出力処理を実行して良いか否かを判
断する（ステップ１０５）。

【００３６】有効スキャンであると、図示しない入出力
処理部が入出力部１１ａとの入出力処理を実行し、その
後スキャンニング処理を終了して他の処理に進む（ステ
ップ１０６、１０３）。無効スキャンであると、スキャ
ン実行部２３は無効スキャンであることをスキャンニン
グ割合制御部２４に与え、スキャンニング割合制御部２
４は入出力部１１ａについての無効スキャン発生数メモ
リ２５内の値（無効スキャン発生数）をインクリメント
する（ステップ１０７）。

【００３７】スキャンニング割合制御部２４は、その後
内蔵する所定時間計数カウンタの内容に基づいて、スキ
ャンニング割合の見直しタイミングであるか否かを判断
する（ステップ１０８）。

【００３８】見直しタイミングでないと、スキャンニン
グ処理を終了して他の処理に進む（ステップ１０３）。
他方、見直しタイミングであると、スキャンニング割合
制御部２４は、無効スキャン発生数メモリ２５から入出
力部１１ａについての無効スキャン発生数を取り出した
後メモリ２５の無効スキャン発生数を０に戻し、その後
取り出した無効スキャン発生数を大小の基準値と比較し
て今までのスキャンニング割合の妥当性を判断する（ス
テップ１０９、１１０）。

【００３９】なお、無効スキャン発生数の取出しを所定
時間毎に行なっているので、スキャンニング割合が妥当
な場合には無効スキャン発生数はほぼある程度小さい値
になる。今までのスキャンニング割合が大きすぎると、
無効スキャンが頻繁に生じて取り出した無効スキャン発
生数は大きな値となる。逆に、今までのスキャンニング
割合が少なすぎると、無効スキャンは希にしか生じず取
り出した無効スキャン発生数はごく小さな値となる。

【００４０】上述した判断で無効スキャン発生数が大小
の基準値の中間の値であるという結果を得ると、スキャ
ンニング処理を終了して他の処理に進む（ステップ１０
３）。無効スキャン発生数が大きい方の基準値以上の値
であると、スキャンニング割合制御部２４は、スキャン
タイミングメモリ２２の入出力部１１ａについてのスキ
ャンニング割合を今までより高めるように変更し、逆
に、無効スキャン発生数が小さい方の基準値以下の値で
あると、スキャンニング割合制御部２４は、スキャンタ
イミングメモリ２２の入出力部１１ａについてのスキャ
ンニング割合を今までより小さくなるように変更した
後、スキャンニング処理を終了して他の処理に進む（ス
テップ１１１、１０３）。

【００４１】スキャンタイミングメモリ２２の内容が変
更された場合には、この内容が次に変更されるまでは、
この内容が規定するスキャンニング割合で入出力部１１
ａに対するスキャンニングが実行される。

【００４２】以上のように、上記実施例によれば、各入
出力部に対するスキャンニング割合を固定せずに、直前
所定時間内のスキャン結果に基づいて、スキャンニング
割合を見直して必要ならばスキャンニング割合を変更す
るようにしたので、常に最適なスキャンニング割合によ
って各入出力部をスキャンすることができ、スキャン効
率が良好になって、プロセッサ及び入出力部双方の処理
効率を向上させることができる。

【００４３】なお、上記実施例においては、所定時間内
の無効スキャン発生数によってスキャンニング割合を見
直すものを示したが、見直し方法はこれに限定されるも
のではない。要は、最新の１以上のスキャン結果を利用
して見直すものであれば良い。例えば、無効スキャンが
所定回数（ａ回）連続した場合にはスキャンニング割合
を低め、有効スキャンが所定回数（ｂ回：ｂ＞ａ）連続
した場合にはスキャンニング割合を高めるするように制
御しても良い。

【００４４】また、上記実施例のように、所定時間内の
無効スキャン発生数によってスキャンニング割合を見直
すものであっても、その数の大小によってスキャンニン
グ割合の可変量を切り替えるようにしても良い。

【００４５】さらに、上記実施例のようにしてスキャン
ニング割合（スキャンタイミングメモリ２２の格納内
容）を変更する際に、スキャンニング割合の見直しに供
する基準値をも適宜変更するようにしても良い。

【００４６】さらにまた、スキャンの要否を判定するた
めにスキャンタイミングメモリ２２に格納する情報の形
式は上記実施例の説明のものに限定されず、また、スキ
ャン要否判定部２１の判定の仕方もその情報の形式によ
って変更される。

【００４７】上記実施例においては、制御対象の入出力
部が３個のものを示したが、本発明はこれに限定される
ものではなく、入出力部は１個以上あれば本発明の入出
力制御方式を適用できる。

【００４８】

【発明の効果】以上のように、本発明によれば、入出力
処理を認めるか否かを表す最新のスキャン結果の情報を
取り込んで各入出力部毎に記憶するスキャン結果情報記
憶手段と、このスキャン結果情報記憶手段に記憶されて
いるスキャン結果情報に基づいて、各入出力部につい
て、現在のスキャンニング割合が妥当であるか否かを判
断し、妥当でない場合にスキャンニング割合を変更させ
るスキャンニング割合制御手段とを設けたので、常に最
適なスキャンニング割合によって各入出力部をスキャン
することができ、スキャン効率が良好になって、プロセ
ッサ及び入出力部の処理効率を向上させることができ
る。

【図面の簡単な説明】

【図１】実施例の全体構成を示すブロック図である。

【図２】従来のフラグ検査方式に従う入出力制御方式を
説明するためのシステム構成図である。

【図３】従来のフラグ検査方式に従う入出力制御方式の
スキャンニングタイミングの説明図である。

【図４】上記実施例によるスキャンニング処理を示すフ
ローチャートである。

【符号の説明】

１１ａ〜１１ｃ…入出力部、２０…タイミング発生部、
２１…スキャン要否判定部、２２…スキャンタイミング
メモリ、２３…スキャン実行部、２４…スキャンニング
割合制御部、２５…無効スキャン発生数メモリ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 真崎 文聡 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 コンピュータと１以上の入出力部との間
   の入出力処理を、各入出力部に設けられたフラグを所定
   のスキャンニング割合でスキャンすることで制御する、
   フラグ検査方式に従う入出力制御方式において、 入出力処理を認めるか否かを表す最新のスキャン結果の
   情報を取り込んで各入出力部毎に記憶するスキャン結果
   情報記憶手段と、 このスキャン結果情報記憶手段に記憶されているスキャ
   ン結果情報に基づいて、各入出力部について、現在のス
   キャンニング割合が妥当であるか否かを判断し、妥当で
   ない場合にスキャンニング割合を変更させるスキャンニ
   ング割合制御手段とを設けたことを特徴とする入出力制
   御方式。