JPH09319704A - バス制御装置および情報処理装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 外部クロック信号に対する同期待ちのための
無駄なサイクルを発生させない。 【解決手段】 バス制御装置３は、外部クロック信号１
００に同期して動作する外部デバイス２１と非同期に動
作する外部デバイス２０とが接続されたバス１２３、１
２４へのアクセスを制御する。バス制御装置３は、ＣＰ
Ｕ２からのアクセス要求が外部デバイス２１に対するア
クセスか、外部デバイス２０に対するアクセスかを検出
し、外部デバイス２１に対するアクセスの場合には、ア
クセス制御信号を外部クロック信号１００に同期して生
成して外部デバイス２１に供給し、また、外部デバイス
２０に対するアクセスの場合には、アクセス制御信号を
内部クロック信号１０１に同期して生成して外部デバイ
ス２０に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部バス使用要求
に対して、高速に外部バスとのインターフェイス制御を
行うバス制御装置および情報処理装置に関する。

【０００２】

【従来の技術】半導体の微細化技術や高速回路技術の進
展により、マイクロコントローラやマイクロプロセッサ
などの半導体装置が高性能化している。そのような半導
体装置の高性能化に伴って、半導体装置の動作周波数は
高速化している。そのような半導体装置の中には、数１
００ＭＨｚの動作周波数で動作するものも存在する。

【０００３】一方、マイクロコントローラやマイクロプ
ロセッサなどの半導体装置を利用したシステム全体の動
作周波数は、たかだか数１０ＭＨｚ程度である。各デバ
イス間の信号遅延、他のデバイスの動作速度、低電力
化、ノイズの発生防止など様々な要因を考慮する必要が
あるからである。このため、マイクロコントローラやマ
イクロプロセッサなどの半導体装置は、ＰＬＬ(Phase L
ocked Loop)などの周波数シンセサイザを半導体装置の
内部に備え、そのような周波数シンセサイザによって外
部クロック信号の数倍の周波数を有する高速な内部クロ
ック信号を生成し、半導体装置の内部では高速な内部ク
ロック信号を使用するのが一般的である。

【０００４】外部バスに接続された１個以上の外部デバ
イスが外部バスにアクセスすることを制御するバス制御
装置が知られている。バス制御装置は、プロセッサから
のアクセス要求に従って、外部デバイスが外部バスにア
クセスすることを制御する。

【０００５】外部デバイスは、同期型の外部デバイスと
非同期型の外部デバイスとに分類される。同期型の外部
デバイスは、外部クロック信号に同期して動作する。非
同期型の外部デバイスは、クロック信号入力を必要とせ
ず、クロック信号に非同期に動作する。

【０００６】外部デバイスが同期型の外部デバイスであ
る場合には、プロセッサに含まれるバス制御装置がアク
セス制御信号を外部クロック信号に同期して生成し、そ
のアクセス制御信号をその同期型の外部デバイスに供給
することによって、そのプロセッサとその同期型の外部
デバイスとの間のバスインターフェイスが制御されてい
るのが一般的である。

【０００７】

【発明が解決しようとする課題】同一の外部バスに同期
型の外部デバイスと非同期型の外部デバイスの両方が接
続される場合には、アクセス制御信号が非同期型の外部
デバイスをアクセスするために必要とされる条件（例え
ば、アクセス制御信号がハイレベルからローレベルに変
化するタイミングに関する条件）を満たすことを条件と
して、外部クロック信号に同期して生成された共通のア
クセス制御信号を同期型の外部デバイスと非同期型の外
部デバイスの両方に供給することにより、プロセッサと
外部デバイスとの間のバスインターフェイスを制御する
ことが考えられるかもしれない。このようなバスインタ
ーフェイスの制御は、外部クロック信号の周波数と内部
クロック信号の周波数がほぼ等しい場合には、特に問題
とならない。しかし、内部クロック信号の周波数が外部
クロック信号の周波数より高い場合には、このようなバ
スインターフェイスの制御は、非同期型の外部デバイス
へのアクセスの開始が遅延するという問題を引き起こ
す。非同期型の外部デバイスのためのアクセス制御信号
を外部クロック信号に同期して生成するため、外部クロ
ック信号同期待ちの無駄なサイクルが発生するからであ
る。

【０００８】以下、図７を参照して、外部クロック信号
に同期して生成された共通のアクセス制御信号を同期型
の外部デバイスと非同期型の外部デバイスの両方に供給
する場合における、非同期型の外部デバイスの動作を説
明する。なお、プロセッサ内部で使用する内部クロック
信号の周波数は、外部クロック信号の周波数の４倍であ
ると仮定する。

【０００９】図７において、１００は外部クロック信
号、１０１は内部クロック信号、１０２はＣＰＵからバ
ス制御装置に出力されるアドレス、１０３はＣＰＵから
バス制御装置に出力されるリード要求信号、１０４はＣ
ＰＵからバス制御装置に出力されるライト要求信号、１
０５はＣＰＵとバス制御装置との間で入出力されるデー
タ、１１６はバス制御装置からＣＰＵに出力されるデー
タ応答信号、１２０は外部バスサイクル期間であること
を示すチップセレクト信号（以下、ＮＣＳ信号とい
う）、１２１は出力イネーブル信号（以下、ＮＯＥ信号
という）、１２２はライトイネーブル信号（以下、ＮＷ
Ｅ信号という）１２３は外部アドレスバス、１２４は外
部データバスを示す。

【００１０】サイクルｉ１では、ＣＰＵは、バス制御装
置に対してリード動作の要求を行う。リード動作の要求
は、ＣＰＵがアドレス１０２をバス制御装置に出力し、
かつ、ＣＰＵがリード要求信号１０３をアサートするこ
とによってなされる。アサートされたリード要求信号１
０３はローレベルである。バス制御装置は、外部クロッ
ク信号１００との同期処理を行い、外部クロック信号１
００のサイクルｅ１から外部バスサイクルを開始する。

【００１１】外部バスサイクルの期間中、バス制御装置
は、アドレス１０２の値を外部アドレスバス１２３に出
力し、ＮＣＳ信号とＮＯＥ信号とをアサートする。アサ
ートされたＮＣＳ信号とＮＯＥ信号とはローレベルであ
る。外部バスサイクルは、プロセッサ内部のレジスタに
設定されたサイクル数に応じて自動的に終了する。例え
ば、図７に示される例では、そのサイクル数は１サイク
ルである。

【００１２】ＮＯＥ信号がアサートされている間（サイ
クルｉ５、ｉ６およびｉ７）に、外部デバイスから外部
データバス１２４にデータが読み出される。データは、
サイクルｅ１の最後（サイクルｉ７の最後）でプロセッ
サ内部に取り込まれる。

【００１３】サイクルｉ８では、データ応答信号１１６
がアサートされ、ＣＰＵにデータが供給される。これに
より、リード動作が完結する。

【００１４】サイクルｉ１０では、ＣＰＵは、バス制御
装置に対してライト動作の要求を行う。ライト動作の要
求は、ＣＰＵがアドレス１０２をバス制御装置に出力
し、かつ、ＣＰＵがライト要求信号１０４をアサートす
ることによってなされる。アサートされたライト要求信
号１０４はローレベルである。バス制御装置は、外部ク
ロック信号１００との同期処理を行い、外部クロック信
号１００のサイクルｅ３から外部バスサイクルを開始す
る。

【００１５】外部バスサイクルの期間中、バス制御装置
は、アドレス１０２の値を外部アドレスバス１２３に出
力し、データ１０５の値を外部データバス１２４に出力
し、ＮＣＳ信号とＮＷＥ信号とをアサートする。アサー
トされたＮＣＳ信号とＮＷＥ信号とはローレベルであ
る。外部バスサイクルは、プロセッサ内部のレジスタに
設定されたサイクル数に応じて自動的に終了する。例え
ば、図７に示される例では、そのサイクル数は１サイク
ルである。

【００１６】ＮＷＥ信号がアサートされている間（サイ
クルｉ１３およびｉ１４）に、外部データバス１２４の
値が外部デバイスに書き込まれる。

【００１７】サイクルｉ１５では、データ応答信号１１
６がアサートされる。これにより、ライト動作が完結す
る。

【００１８】このように、バス制御装置は、サイクルｉ
２から外部アクセスを開始することが可能であるにもか
かわらず、２サイクル（サイクルｉ２およびサイクルｉ
３）の間、外部クロック信号の同期待ちを行った後、サ
イクルｉ４からバスサイクルを開始する。バス制御装置
は、外部クロック信号に同期してアクセス制御信号を生
成するからである。

【００１９】同様に、バス制御装置は、サイクルｉ１１
から外部アクセスを開始することが可能であるにもかか
わらず、１サイクル（サイクルｉ１１）の間、外部クロ
ック信号の同期待ちを行った後、サイクルｉ１２からバ
スサイクルを開始する。バス制御装置は、外部クロック
信号に同期してアクセス制御信号を生成するからであ
る。

【００２０】このように、外部クロック信号の周波数に
対する内部クロック信号の周波数の比が４である場合に
は、最大３サイクルの同期待ちサイクルが発生する。こ
のような同期待ちサイクルの数は、外部クロック信号の
周波数に対する内部クロック信号の周波数の比が大きく
なるにつれて増加する。その比がＮである場合には、最
大（Ｎ−１）サイクルの同期待ちサイクルが発生する。

【００２１】また、図７において、外部デバイスのアク
セス時間が内部クロック信号の３サイクルに等しい場合
には、外部デバイスからのリード動作は、本来、サイク
ルｉ６で終了すべきである。しかし、外部デバイスから
のリード動作は、実際には、サイクルｉ７で終了する。
これは、外部デバイスへのアクセスが外部クロック信号
のサイクル単位で行われるからである。同様のことが外
部デバイスへのライト動作についてもあてはまる。

【００２２】このように、プロセッサから外部デバイス
に対するアクセスを外部クロックに同期して行う場合に
は、プロセッサ内部で外部アクセスの準備ができている
にもかかわらず、外部クロック信号に対する同期待ちの
ための無駄なサイクルが挿入されてしまう。このこと
は、外部デバイスへのアクセスの開始を遅延させ、プロ
セッサと外部デバイスとを含む情報処理装置全体の性能
を低下させる。

【００２３】上述したように、最近の半導体技術の進展
によれば、外部クロック信号の周波数と内部クロック信
号の周波数との差はますます大きくなる傾向にある。従
って、外部デバイスへのアクセスの開始が遅延するとい
う問題が顕在化するおそれがある。

【００２４】本発明は、このような点を考慮してなされ
たものであり、プロセッサの内部で外部バスサイクル開
始可能状態になってから、外部バスサイクルを実際に開
始するまでの外部クロック信号に対する同期待ちの為の
無駄なサイクルが発生しないバス制御装置および情報処
理装置を提供することを目的とする。また、外部デバイ
スのアクセス時間に最適な外部バスサイクル時間が得ら
れるバス制御装置および情報処理装置を提供することを
目的とする。

【００２５】

【課題を解決するための手段】本発明のバス制御装置
は、第１クロック信号に同期して動作する第１デバイス
と該第１クロック信号とは非同期に動作する第２デバイ
スとが接続されたバスへのアクセスを制御するバス制御
装置であって、該第１クロック信号とは異なる第２クロ
ック信号に同期して動作する中央処理装置からアクセス
要求を受け取り、該アクセス要求が該第１デバイスに対
するアクセスを表すか、該第２デバイスに対するアクセ
スを表すかを検出する検出部と、該アクセス要求が該第
１デバイスに対するアクセスを表す場合には、該第１デ
バイスが該バスにアクセスすることを制御する第１アク
セス制御信号を該第１クロック信号に同期して生成し、
該第１アクセス制御信号を該第１デバイスに供給し、該
アクセス要求が該第２デバイスに対するアクセスを表す
場合には、該第２デバイスが該バスにアクセスすること
を制御する第２アクセス制御信号を該第２クロック信号
に同期して生成し、該第２アクセス制御信号を該第２デ
バイスに供給するアクセス制御信号生成部とを備えてお
り、これにより上記目的が達成される。

【００２６】前記第２クロック信号の周波数は、前記第
１クロック信号の周波数より高くてもよい。

【００２７】前記アクセス要求は、前記第１デバイスお
よび前記第２デバイスにおいてアクセスすべき位置を規
定するアドレスの少なくとも一部を含んでいてもよい。

【００２８】前記検出部は、複数の同期クロック情報を
格納する同期クロック情報格納部であって、該複数の同
期クロック情報のそれぞれは複数のアドレス空間のうち
対応するアドレス空間に対するアクセスを前記第１クロ
ック信号に同期して行うか、前記第２クロック信号に同
期にして行うかを決定する、同期クロック情報格納部
と、該複数のアドレス空間のうち１つを識別する識別信
号に従って、該同期クロック情報格納部に格納されてい
る該複数の同期クロック情報のうち１つを選択する選択
部とを備えていてもよい。

【００２９】前記アクセス制御信号生成部は、前記検出
部の検出結果に基づいて、前記第１クロック信号および
前記第２クロック信号の一方を選択する選択部と、該選
択部の出力に基づいて、前記第１アクセス制御信号およ
び前記第２アクセス制御信号の一方を生成する生成部と
を備えていてもよい。

【００３０】前記バス制御装置は、前記第２クロック信
号に同期してバスサイクルの終了を示すバスサイクル終
了信号を生成し、該バスサイクル終了信号を前記アクセ
ス制御信号生成部に出力するウエイト制御部をさらに備
えていてもよい。

【００３１】前記ウエイト制御部は、複数のウエイトサ
イクル情報を格納するウエイトサイクル情報格納部であ
って、該複数のウエイトサイクル情報のそれぞれは複数
のアドレス空間のうち対応するアドレス空間に対するウ
エイトサイクル数を前記第２クロック信号のサイクル単
位で表す、ウエイトサイクル情報格納部と、該複数のア
ドレス空間のうち１つを識別する識別信号に従って、該
ウエイトサイクル情報格納部に格納されている該複数の
ウエイトサイクル情報のうち１つを選択する選択部と、
該選択部の出力に基づいて、該第２クロック信号のサイ
クル単位でバスサイクル数をカウントし、該バスサイク
ル数が所定の値に到達した場合に前記バスサイクル終了
信号を出力するカウンタとを備えていてもよい。

【００３２】本発明の情報処理装置は、第１クロック信
号を受け取るプロセッサと、該第１クロック信号に同期
して動作する第１デバイスと、該第１クロック信号とは
非同期に動作する第２デバイスと、該プロセッサと該第
１デバイスと該第２デバイスとを相互に接続するバスと
を備えた情報処理装置であって、該プロセッサは、該第
１クロック信号に基づいて、該第１クロック信号とは異
なる第２クロック信号を生成する周波数シンセサイザ
と、該第２クロック信号に同期して動作する中央処理装
置と、該バスに対するアクセスを制御するバス制御装置
とを含んでおり、該バス制御装置は、該中央処理装置か
らアクセス要求を受け取り、該アクセス要求が該第１デ
バイスに対するアクセスを表すか、該第２デバイスに対
するアクセスを表すかを検出する検出部と、該アクセス
要求が該第１デバイスに対するアクセスを表す場合に
は、該第１デバイスが該バスにアクセスすることを制御
する第１アクセス制御信号を該第１クロック信号に同期
して生成し、該第１アクセス制御信号を該第１デバイス
に供給し、該アクセス要求が該第２デバイスに対するア
クセスを表す場合には、該第２デバイスが該バスにアク
セスすることを制御する第２アクセス制御信号を該第２
クロック信号に同期して生成し、該第２アクセス制御信
号を該第２デバイスに供給するアクセス制御信号生成部
とを含んでおり、これにより上記目的が達成される。

【００３３】前記第２クロック信号の周波数は、前記第
１クロック信号の周波数より高くてもよい。

【００３４】前記アクセス要求は、前記第１デバイスお
よび前記第２デバイスにおいてアクセスすべき位置を規
定するアドレスの少なくとも一部を含んでいてもよい。

【００３５】前記検出部は、複数の同期クロック情報を
格納する同期クロック情報格納部であって、該複数の同
期クロック情報のそれぞれは複数のアドレス空間のうち
対応するアドレス空間に対するアクセスを前記第１クロ
ック信号に同期して行うか、前記第２クロック信号に同
期にして行うかを決定する、同期クロック情報格納部
と、該複数のアドレス空間のうち１つを識別する識別信
号に従って、該同期クロック情報格納部に格納されてい
る該複数の同期クロック情報のうち１つを選択する選択
部とを備えていてもよい。

【００３６】前記アクセス制御信号生成部は、前記検出
部の検出結果に基づいて、前記第１クロック信号および
前記第２クロック信号の一方を選択する選択部と、該選
択部の出力に基づいて、前記第１アクセス制御信号およ
び前記第２アクセス制御信号の一方を生成する生成部と
を備えていてもよい。

【００３７】前記バス制御装置は、前記第２クロック信
号に同期してバスサイクルの終了を示すバスサイクル終
了信号を生成し、該バスサイクル終了信号を前記アクセ
ス制御信号生成部に出力するウエイト制御部をさらに備
えていてもよい。

【００３８】前記ウエイト制御部は、複数のウエイトサ
イクル情報を格納するウエイトサイクル情報格納部であ
って、該複数のウエイトサイクル情報のそれぞれは複数
のアドレス空間のうち対応するアドレス空間に対するウ
エイトサイクル数を前記第２クロック信号のサイクル単
位で表す、ウエイトサイクル情報格納部と、該複数のア
ドレス空間のうち１つを識別する識別信号に従って、該
ウエイトサイクル情報格納部に格納されている該複数の
ウエイトサイクル情報のうち１つを選択する選択部と、
該選択部の出力に基づいて、該第２クロック信号のサイ
クル単位でバスサイクル数をカウントし、該バスサイク
ル数が所定の値に到達した場合に前記バスサイクル終了
信号を出力するカウンタとを備えていてもよい。

【００３９】以下、本発明の作用を説明する。

【００４０】本発明によれば、アクセス要求が第２デバ
イスに対するアクセスを表す場合には、第２アクセス制
御信号が第２クロック信号に同期して生成される。これ
により、第１クロック信号に対する同期待ちの無駄なサ
イクルが発生しない。

【００４１】また、本発明によれば、複数のアドレス空
間のうち１つを識別する識別信号に従って、同期クロッ
ク情報格納部に格納されている複数の同期クロック情報
のうち１つが選択される。これにより、アドレス空間毎
にバスアクセスの際の同期クロック信号を切り替えるこ
とができる。

【００４２】また、本発明によれば、第１クロック信号
および第２クロック信号の一方を選択する選択部が設け
られており、選択部の出力に従って、アクセス制御信号
が生成される。これにより、選択部によってクロック信
号を切り替えるだけで、バスアクセスの際の同期クロッ
ク信号を切り替えることができる。

【００４３】また、本発明によれば、バスサイクル終了
信号は第２クロック信号に同期して生成される。これに
より、第２クロック信号のサイクル単位でバスサイクル
数を調整することができる。

【００４４】また、本発明によれば、複数のアドレス空
間のうち１つを識別する識別信号に従って、ウエイトサ
イクル情報格納部に格納されている複数のウエイトサイ
クル情報のうち１つが選択される。これにより、アドレ
ス空間毎にバスサイクル数を切り替えることができる。

【００４５】

【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態を説明する。

【００４６】図１は、本発明の実施の形態の情報処理装
置１０００の構成を示す。情報処理装置１０００は、プ
ロセッサ１と、外部デバイス２０と、外部デバイス２１
とを含んでいる。プロセッサ１と外部デバイス２０と外
部デバイス２１とは、外部アドレスバス１２３と外部デ
ータバス１２４とに接続されている。

【００４７】外部デバイス２０は、クロック信号入力を
必要とせず、クロック信号に非同期に動作する。従っ
て、外部クロック信号１００は外部デバイス２０には入
力されない。外部デバイス２０は、例えば、汎用メモリ
であり得る。

【００４８】外部デバイス２１は、外部クロック信号１
００に同期して動作する。外部デバイス２１は、例え
ば、メモリコントローラなどの一般の論理デバイスであ
り得る。

【００４９】プロセッサ１は、中央処理装置（ＣＰＵ）
２と、バス制御装置３と、周波数シンセサイザ４とを含
んでいる。ＣＰＵ２は、バス制御装置３にアクセス要求
を出力する。バス制御装置３は、ＣＰＵ２からのアクセ
ス要求に従って、外部デバイス２０が外部アドレスバス
１２３および外部データバス１２４にアクセスすること
を制御し、または、外部デバイス２１が外部アドレスバ
ス１２３および外部データバス１２４にアクセスするこ
とを制御する。周波数シンセサイザ４は、外部クロック
信号１００の周波数の４倍の周波数を有する内部クロッ
ク信号１０１を生成する。このような内部クロック信号
１０１は、例えば、外部クロック信号１００を４逓倍す
ることによって得られる。

【００５０】ＣＰＵ２は、内部クロック信号１０１に同
期して動作する。ＣＰＵ２は、外部デバイス２０および
外部デバイス２１においてアクセスすべき位置を規定す
るアドレス１０２と、データをリードすることを要求す
るリード要求信号１０３と、データをライトすることを
要求するライト要求信号１０４とを生成する。アドレス
１０２とリード要求信号１０３とライト要求信号１０４
とは、バス制御装置３に入力される。また、ＣＰＵ２
は、データ１０５をバス制御装置３に入力し、または、
データ１０５をバス制御装置３から受け取る。

【００５１】バス制御装置３は、アドレスデコーダ５
と、制御回路６と、同期クロック検出部７と、外部アク
セス制御信号生成部８と、ウエイト制御部９と、アドレ
ス・インターフェイス部１０と、データ・インターフェ
イス部１１とを含んでいる。

【００５２】アドレスデコーダ５は、アドレス１０２の
一部をデコードアドレス１０６として受け取り、デコー
ドアドレス１０６をデコードした結果を空間識別信号１
０７として出力する。空間識別信号１０７は、アクセス
すべきアドレス空間を識別するために使用される。例え
ば、空間識別信号１０７は、外部デバイス２０に対応す
るアドレス空間と外部デバイス２１に対応するアドレス
空間のうちのいずれかを指す。あるいは、空間識別信号
１０７は、プロセッサ１に含まれる複数のブロックのう
ちのいずれかを指してもよい。

【００５３】制御回路６は、空間識別信号１０７とリー
ド要求信号１０３とライト要求信号１０４とに従って、
外部バスサイクルの起動を要求する起動信号１０８と、
外部デバイスに対するリードであるかライトであるかを
示すリード・ライト信号（以下、Ｒ／Ｗ信号と記す）１
０９とを生成する。

【００５４】制御回路６は、アドレス・インターフェイ
ス部１０を制御するアドレス制御信号１１４と、データ
・インターフェイス部１１を制御するデータ制御信号１
１５と、データ応答信号１１６とをさらに生成する。デ
ータ応答信号１１６は、制御回路６からＣＰＵ２に供給
される。

【００５５】同期クロック検出部７は、空間識別信号１
０７に従って、同期クロック選択信号１１０を出力す
る。同期クロック選択信号１１０は、外部クロック信号
１００および内部クロック信号１０１のいずれに同期し
て外部デバイスが外部アドレスバス１２３および外部デ
ータバス１２４にアクセスすべきかを示す。

【００５６】図２は、同期クロック検出部７の構成を示
す。同期クロック検出部７は、同期クロック設定レジス
タ４０と、セレクタ４１とを含む。本実施の形態では、
アクセスすべきアドレス空間は、４つの異なるアドレス
空間に分割されていると仮定する。この場合、空間識別
信号１０７は、信号１０７−１〜１０７−４を含む。

【００５７】同期クロック設定レジスタ４０は、４つの
異なるアドレス空間に対応して、同期クロック情報４０
１〜４０４を格納する。同期クロック情報４０１〜４０
４のそれぞれは、値”１”または値”０”を有する。
値”１”は、空間識別信号１０７によって識別されるア
ドレス空間に対するアクセスを内部クロック信号１０１
に同期して行うことを示す。値”０”は、空間識別信号
１０７によって識別されるアドレス空間に対するアクセ
スを外部クロック信号１００に同期して行うことを示
す。

【００５８】セレクタ４１は、空間識別信号１０７（信
号１０７−１〜信号１０７−４）と同期クロック情報４
０１〜４０４とに従って、同期クロック選択信号１１０
を出力する。セレクタ４１は、ＡＮＤ回路４１−１〜４
１−４と、ＯＲ回路４１−５とを含んでいる。ＡＮＤ回
路４１−１〜４１−４のそれぞれには、信号１０７−１
〜１０７−４のうち対応する１つの信号と同期クロック
情報４０１〜４０４のうち対応する１つの同期クロック
情報とが入力される。ＡＮＤ回路４１−１〜４１−４の
出力は、ＯＲ回路４１−５に入力される。ＯＲ回路４１
−５の出力は、同期クロック選択信号１１０として出力
される。

【００５９】空間識別信号１０７が外部デバイス２０に
対応するアドレス空間を指す場合には、信号１０７−１
〜１０７−４のうち信号１０７−１のみがハイレベルと
なる。従って、ＡＮＤ回路４１−１の出力がハイレベル
となる。ＡＮＤ回路４１−１には、ハイレベルの信号１
０７−１と値”１”を有する同期クロック情報４０１と
が入力されるからである。その結果、セレクタ４１は、
ハイレベルの同期クロック選択信号１１０を出力する。

【００６０】空間識別信号１０７が外部デバイス２１に
対応するアドレス空間を指す場合には、信号１０７−１
〜１０７−４のうち信号１０７−２のみがハイレベルと
なる。しかし、ＡＮＤ回路４１−１〜４１−４のいずれ
の出力もハイレベルとはならない。信号１０７−２に対
応する同期クロック情報４０２が値”０”を有している
からである。その結果、セレクタ４１は、ローレベルの
同期クロック選択信号１１０を出力する。

【００６１】外部アクセス制御信号生成部８は、空間識
別信号１０７と起動信号１０８とリード・ライト信号１
０９と同期クロック選択信号１１０とに従って、外部ア
クセス制御信号を生成する。外部アクセス制御信号は、
外部デバイス２０または外部デバイス２１が外部アドレ
スバス１２３および外部データバス１２４にアクセスす
ることを制御する信号である。同期クロック選択信号が
ハイレベルである場合には、外部アクセス制御信号生成
部８は、内部クロック信号１０１に同期して外部アクセ
ス制御信号を生成する。同期クロック選択信号がローレ
ベルである場合には、外部アクセス制御信号生成部８
は、外部クロック信号１００に同期して外部アクセス制
御信号を生成する。

【００６２】本実施の形態では、外部アクセス制御信号
生成部８は、外部デバイス２０が活性化されているか否
かを示すチップセレクト信号１２０１（以下、ＮＣＳ
（１）信号ともいう）と、外部デバイス２１が活性化さ
れているか否かを示すチップセレクト信号１２０２（以
下、ＮＣＳ（２）信号ともいう）と、出力イネーブル信
号１２１（以下、ＮＯＥ信号ともいう）と、ライトイネ
ーブル信号１２２（以下、ＮＷＥ信号ともいう）とを外
部アクセス制御信号として生成する。チップセレクト信
号１２０１と出力イネーブル信号１２１とライトイネー
ブル信号１２２とは、外部デバイス２０に入力される。
外部デバイス２０に入力されるこれらの信号は、外部デ
バイス２０が外部アドレスバス１２３および外部データ
バス１２４にアクセスすることを制御するために使用さ
れる。チップセレクト信号１２０２と出力イネーブル信
号１２１とライトイネーブル信号１２２とは、外部デバ
イス２１に入力される。外部デバイス２１に入力される
これらの信号は、外部デバイス２１が外部アドレスバス
１２３および外部データバス１２４にアクセスすること
を制御するために使用される。

【００６３】外部アクセス制御信号生成部８は、外部バ
スサイクル期間を示すバスサイクル信号１１１と、外部
デバイスへのライト時に外部データバス１２４にデータ
を出力するタイミングを示すデータ出力信号１１２とを
さらに外部アクセス制御信号として生成する。

【００６４】図３は、外部アクセス制御信号生成部８の
構成を示す。外部アクセス制御信号生成部８は、セレク
タ５０と、論理回路５１、５４〜５８と、フリップフロ
ップ５２、５３とを含む。

【００６５】セレクタ５０は、同期クロック選択信号１
１０に従って、外部クロック信号１００と内部クロック
信号１０１のいずれか一方を選択する。同期クロック選
択信号１１０がハイレベルである場合には、セレクタ５
０によって内部クロック信号１０１が選択される。その
結果、内部クロック信号１０１がセレクタ５０の出力
（すなわち、外部アクセス同期クロック信号５００）と
してフリップフロップ５２のクロック入力ＣＫに入力さ
れる。このことは、外部アクセス制御信号が内部クロッ
ク信号１０１に同期して生成されることを意味する。同
期クロック選択信号１１０がローレベルである場合に
は、セレクタ５０によって外部クロック信号１００が選
択される。その結果、外部クロック信号１００がセレク
タ５０の出力（すなわち、外部アクセス同期クロック信
号５００）としてフリップフロップ５２のクロック入力
ＣＫに入力される。このことは、外部アクセス制御信号
が外部クロック信号１００に同期して生成されることを
意味する。

【００６６】ウエイト制御部９は、空間識別信号１０７
とバスサイクル信号１１１とに従って、外部バスサイク
ルの終了を示すサイクル終了信号１１３を生成する。

【００６７】図４は、ウエイト制御部９の構成を示す。
ウエイト制御部９は、ウエイトサイクル数設定レジスタ
６０と、セレクタ６１と、ダウンカウンタ６２とを含
む。

【００６８】ウエイトサイクル数設定レジスタ６０は、
４つの異なるアドレス空間に対応して、ウエイトサイク
ル数を示す情報６０１〜６０４を格納する。情報６０１
は、例えば、値”２”を有する。情報６０１の値”２”
は、外部デバイス２０に対応するアドレス空間のウエイ
トサイクル数が２サイクルであることを示す。情報６０
２は、例えば、値”３”を有する。情報６０２の値”
３”は、外部デバイス２１に対応するアドレス空間のウ
エイトサイクル数が３サイクルであることを示す。ここ
で、バスサイクル数は、内部クロック信号１０１のサイ
クル（ウエイトサイクル数＋１）に等しい。

【００６９】セレクタ６１は、空間識別信号１０７（信
号１０７−１〜信号１０７−４）と情報６０１〜６０４
とに従って、信号６０３を出力する。信号６０３は、ダ
ウンカウンタ６２のカウント値を初期値に設定するため
に使用される。バスサイクル信号１１１がアサートされ
ている場合には、ダウンカウンタ６２は、内部クロック
信号１０１に同期してカウント値を−１する。ダウンカ
ウンタ６２のカウント値が”０”に到達すると、ダウン
カウンタ６２は、サイクル終了信号１１３をアサートす
る。

【００７０】以下、情報処理装置１０００の動作を説明
する。

【００７１】図５は、外部クロック信号１００に非同期
に動作する外部デバイス２０に対するリードおよびライ
ト動作を示す。図５に示される例では、外部デバイス２
０のアクセス時間は、リード、ライトともに内部クロッ
ク信号１０１の３サイクルに等しいと仮定している。た
だし、外部デバイス２０へのライトは２サイクルで完了
し、３サイクル目はライトデータのホールド時間を保障
する為のサイクルとなっている。

【００７２】図６は、外部クロック信号１００に同期し
て動作する外部デバイス２１に対するリードおよびライ
ト動作を示す。図６に示される例では、外部デバイス２
１のアクセス時間は、リード、ライトともに外部クロッ
ク信号１００の１サイクル（すなわち、内部クロック信
号１０１の４サイクル）に等しいと仮定している。

【００７３】内部クロック信号１０１は、プロセッサ１
の周波数シンセサイザ４によって外部クロック信号１０
０を４逓倍することによって得られる。

【００７４】（１）外部デバイス２０からのリード動作
（図５） （サイクルｉ１）ＣＰＵ２は、バス制御装置３に対して
リード動作の要求を行う。リード動作の要求は、ＣＰＵ
２がアドレス１０２をバス制御装置３に出力し、かつ、
ＣＰＵ２がリード要求信号１０３をアサートすることに
よってなされる。

【００７５】バス制御装置３は、アドレス１０２とリー
ド要求信号１０３とをＣＰＵ２から受け取る。

【００７６】バス制御装置３において、アドレスデコー
ダ５は、アドレス１０２の一部をデコードアドレス１０
６として受け取り、デコードアドレス１０６をデコード
する。アドレスデコーダ５の出力は、空間識別信号１０
７として制御回路６、同期クロック検出部７、外部アク
セス制御信号生成部８およびウエイト制御部９に供給さ
れる。ここでは、空間識別信号１０７は、外部デバイス
２０に対応するアドレス空間を指すと仮定する。

【００７７】制御回路６は、リード要求信号１０３と空
間識別信号１０７とに従って、外部デバイス２０へのリ
ード要求を検知し、外部バス（外部アドレスバス１２３
および外部データバス１２４）の使用状況を調べる。サ
イクルｉ１では外部バスは使用されていないので、制御
回路６は、起動信号１０８をアサートし、Ｒ／Ｗ信号１
０９をハイレベルにする。ここで、Ｒ／Ｗ信号１０９が
ハイレベルであることはリード動作を表す。起動信号１
０８とＲ／Ｗ信号１０９とは、外部アクセス制御信号生
成部８に供給される。

【００７８】同期クロック検出部７は、外部クロック信
号１００に同期して外部バスサイクルを起動および終了
させるか、内部クロック信号１０１に同期して外部バス
サイクルを起動および終了させるかを検出する。以下、
このような検出を同期クロック信号の検出という。

【００７９】同期クロック検出部７は、空間識別信号１
０７に従って同期クロック選択信号１１０を出力する。
上述したように、サイクルｉ１では、空間識別信号１０
７は外部デバイス２０に対応するアドレス空間を指して
いる。従って、同期クロック検出部７は、ハイレベルの
同期クロック選択信号１１０を出力する。同期クロック
選択信号１１０がハイレベルであることは、内部クロッ
ク信号１０１に同期して外部バスサイクルを起動および
終了させることを表す。同期クロック選択信号１１０
は、外部アクセス制御信号生成部８に供給される。

【００８０】（サイクルｉ２）同期クロック選択信号１
１０がハイレベルであるので、外部アクセス制御信号生
成部８のセレクタ５０は、内部クロック信号１０１を外
部アクセス同期クロック信号５００としてフリップフロ
ップ５２に出力する。フリップフロップ５２は、内部ク
ロック信号１０１の立ち上がりエッジに応答してアサー
トされた起動信号１０８をラッチする。これにより、バ
スサイクル信号１１１がアサートされる。バスサイクル
信号１１１のアサーションは、外部バスサイクルの開始
を示す。また、空間識別信号１０７に従って、論理回路
５４によってＮＣＳ（１）信号がアサートされる。ＮＣ
Ｓ（１）信号のアサーションは、外部デバイス２０のア
クセスの開始を示す。

【００８１】バスサイクル信号１１１がアサートされる
と、制御回路６は、アドレス制御信号１１４をアドレス
・インターフェイス部１０に出力する。アドレス・イン
ターフェイス部１０は、アドレス制御信号１１４に応答
して、アドレス１０２の値を外部アドレスバス１２３に
出力する。

【００８２】また、バスサイクル信号１１１がアサート
されると、ウエイト制御部９は、バスサイクル数のカウ
ントを開始する。なお、ウエイト制御部９のダウンカウ
ンタ６２のカウント値には情報６０１の値”２”が初期
値として予め設定されている。

【００８３】（サイクルｉ３）バスサイクル信号１１１
がアサートされたので、起動信号１０８はネゲートされ
る。また、リード動作の為、外部アクセス制御信号生成
部８の論理回路５７によってＮＯＥ信号がアサートされ
る。ＮＯＥ信号は、フリップフロップ５３と論理回路５
７とによって、バスサイクルの開始から１サイクルだけ
遅れてアサートされる。これは、複数の外部デバイスか
らデータが読み出された場合において、外部データバス
１２４上でそれらのデータの衝突が発生するのを防ぐた
めである。

【００８４】ＮＯＥ信号がアサートされると、外部デバ
イス２０からデータの読み出しが開始される。その結
果、外部デバイス２０から読み出されたデータが外部デ
ータバス１２４に出力される。

【００８５】（サイクルｉ４）サイクルｉ４は、バスサ
イクルの開始から３サイクル目に相当する。ウエイト制
御部９のダウンカウンタ６２のカウント値が”０”とな
る。従って、バスサイクルの終了を示すサイクル終了信
号１１３がアサートされる。これにより、バスサイクル
が終了する。データ・インターフェイス部１１は、外部
データバス１２４上のデータを取り込む。

【００８６】（サイクルｉ５）サイクル終了信号１１３
がアサートされたため、外部アドレスバス１２３へのア
ドレス出力が終了される。また、ＮＣＳ（１）信号とＮ
ＯＥ信号とがネゲートされる。データ応答信号１１６が
制御回路６によってアサートされると同時に、外部デー
タバス１２４上に読み出されたデータがデータ・インタ
ーフェイス部１１を介してＣＰＵ２に転送される。これ
により、ＣＰＵ２からのリード動作の要求に基づく、外
部デバイス２０からのリード動作は完結する。

【００８７】（２）外部デバイス２０へのライト動作
（図５） （サイクルｉ７）ＣＰＵ２は、バス制御装置３に対して
ライト動作の要求を行う。ライト動作の要求は、ＣＰＵ
２がアドレス１０２をバス制御装置３に出力し、かつ、
ＣＰＵ２がライト要求信号１０４をアサートすることに
よってなされる。

【００８８】バス制御装置３は、アドレス１０２とライ
ト要求信号１０４とをＣＰＵ２から受け取る。

【００８９】バス制御装置３において、アドレスデコー
ダ５は、アドレス１０２の一部をデコードアドレス１０
６として受け取り、デコードアドレス１０６をデコード
する。アドレスデコーダ５の出力は、空間識別信号１０
７として制御回路６、同期クロック検出部７、外部アク
セス制御信号生成部８およびウエイト制御部９に供給さ
れる。ここでは、空間識別信号１０７は、外部デバイス
２０に対応するアドレス空間を指すと仮定する。

【００９０】制御回路６は、ライト要求信号１０４と空
間識別信号１０７とに従って、外部デバイス２０へのラ
イト要求を検知し、外部バス（外部アドレスバス１２３
および外部データバス１２４）の使用状況を調べる。サ
イクルｉ７では外部バスは使用されていないので、制御
回路６は、起動信号１０８をアサートし、Ｒ／Ｗ信号１
０９をローレベルにする。ここで、Ｒ／Ｗ信号がローレ
ベルであることはライト動作を表す。起動信号１０８と
Ｒ／Ｗ信号１０９とは、外部アクセス制御信号生成部８
に供給される。

【００９１】同期クロック検出部７は、同期クロック信
号の検出を行い、ハイレベルの同期クロック選択信号１
１０を出力する。同期クロック選択信号１１０がハイレ
ベルであることは、内部クロック信号１０１に同期して
外部バスサイクルを起動および終了させることを表す。
同期クロック選択信号１１０は、外部アクセス制御信号
生成部８に供給される。

【００９２】（サイクルｉ８）同期クロック選択信号１
１０がハイレベルであるので、外部アクセス制御信号生
成部８のセレクタ５０は、内部クロック信号１０１を外
部アクセス同期クロック信号５００としてフリップフロ
ップ５２に出力する。フリップフロップ５２は、内部ク
ロック信号１０１の立ち上がりエッジに応答してアサー
トされた起動信号１０８をラッチする。これにより、バ
スサイクル信号１１１がアサートされる。バスサイクル
信号１１１のアサーションは、外部バスサイクルの開始
を示す。また、空間識別信号１０７に従って、論理回路
５４によってＮＣＳ（１）信号がアサートされる。ＮＣ
Ｓ（１）信号のアサーションは、外部デバイス２０のア
クセスの開始を示す。

【００９３】バスサイクル信号１１１がアサートされる
と、制御回路６は、アドレス制御信号１１４をアドレス
・インターフェイス部１０に出力する。アドレス・イン
ターフェイス部１０は、アドレス制御信号１１４に応答
して、アドレス１０２の値を外部アドレスバス１２３に
出力する。

【００９４】また、バスサイクル信号１１１がアサート
されると、ウエイト制御部９は、バスサイクル数のカウ
ントを開始する。なお、ウエイト制御部９のダウンカウ
ンタ６２のカウント値には情報６０１の値”２”が初期
値として予め設定されている。

【００９５】（サイクルｉ９）バスサイクル信号１１１
がアサートされたので、起動信号１０８はネゲートされ
る。また、ライト動作の為、外部アクセス制御信号生成
部８の論理回路５６によってデータ出力信号１１２がア
サートされ、論理回路５８によってＮＷＥ信号がアサー
トされる。データ出力信号１１２とＮＷＥ信号とは、フ
リップフロップ５３と論理回路５６、５８とによって、
バスサイクルの開始から１サイクルだけ遅れてアサート
される。これは、複数の外部デバイスに対してデータの
書き込みが発生するのを防ぐためである。

【００９６】データ出力信号１１２がアサートされる
と、制御回路６は、データ制御信号１１５をデータ・イ
ンターフェイス部１１に出力する。データ・インターフ
ェイス部１１は、データ制御信号１１５に応答してデー
タ１０５の値を外部データバス１２４に出力する。ま
た、ＮＷＥ信号がアサートされると、外部デバイス２０
へのデータの書き込みが開始される。ＮＷＥ信号はこの
サイクルにおいてのみアサートされており、外部デバイ
スへの書き込みは本サイクルで実行される。

【００９７】（サイクルｉ１０）サイクルｉ１０は、バ
スサイクルの開始から３サイクル目に相当する。ウエイ
ト制御部９のダウンカウンタ６２のカウント値が”０”
となる。従って、バスサイクルの終了を示すサイクル終
了信号１１３がアサートされる。これにより、バスサイ
クルが終了する。また、データ応答信号１１６が制御回
路６によってアサートされる。これにより、ＣＰＵ２か
らのライト動作の要求に基づく、外部デバイス２０への
ライト動作は完結する。

【００９８】以上のように、本発明による情報処理装置
１０００によれば、クロックに非同期に動作する外部デ
バイス２０に対して、外部バスサイクルを内部クロック
信号１０１に同期して開始することができる。さらに、
外部バスサイクル数を内部クロック信号１０１に基づい
て設定することができる。これにより、サイクルｉ１で
ＣＰＵ２がリード動作を要求し、そのリード動作が完了
してから１サイクル後にＣＰＵ２がライト動作を要求す
るという一連の動作に対して、従来の技術よりも高速に
外部デバイス２０を動作させることができる。例えば、
図７に示す従来の動作タイミングによれば、サイクルｉ
１５でライト動作が完結する。これに対し、本発明によ
る情報処理装置１０００の動作タイミング（図５）によ
れば、サイクルｉ１０でライト動作が完結する。

【００９９】（３）外部デバイス２１からのリード動作
（図６） （サイクルｉ１）ＣＰＵ２は、バス制御装置３に対して
リード動作の要求を行う。リード動作の要求は、ＣＰＵ
２がアドレス１０２をバス制御装置３に出力し、かつ、
ＣＰＵ２がリード要求信号１０３をアサートすることに
よってなされる。

【０１００】バス制御装置３は、アドレス１０２とリー
ド要求信号１０３とをＣＰＵ２から受け取る。

【０１０１】バス制御装置３において、アドレスデコー
ダ５は、アドレス１０２の一部をデコードアドレス１０
６として受け取り、デコードアドレス１０６をデコード
する。アドレスデコーダ５の出力は、空間識別信号１０
７として制御回路６、同期クロック検出部７、外部アク
セス制御信号生成部８およびウエイト制御部９に供給さ
れる。ここでは、空間識別信号１０７は、外部デバイス
２１に対応するアドレス空間を指すと仮定する。

【０１０２】制御回路６は、リード要求信号１０３と空
間識別信号１０７とに従って、外部デバイス２１へのリ
ード要求を検知し、外部バス（外部アドレスバス１２３
および外部データバス１２４）の使用状況を調べる。サ
イクルｉ１では外部バスは使用されていないので、制御
回路６は、起動信号１０８をアサートし、Ｒ／Ｗ信号１
０９をハイレベルにする。ここで、Ｒ／Ｗ信号１０９が
ハイレベルであることはリード動作を表す。起動信号１
０８とＲ／Ｗ信号１０９とは、外部アクセス制御信号生
成部８に供給される。

【０１０３】同期クロック検出部７は、同期クロック信
号の検出を行い、ローレベルの同期クロック選択信号１
１０を出力する。同期クロック選択信号１１０がローレ
ベルであることは、外部クロック信号１００に同期して
外部バスサイクルを起動および終了させることを表す。
同期クロック選択信号１１０は、外部アクセス制御信号
生成部８に供給される。

【０１０４】（サイクルｉ２）同期クロック選択信号１
１０がローレベルであるので、外部アクセス制御信号生
成部８のセレクタ５０は、外部クロック信号１００を外
部アクセス同期クロック信号５００としてフリップフロ
ップ５２に出力する。サイクルｉ２では、バスサイクル
信号１１１はアサートされない。バスサイクル信号１１
１は、外部クロック信号１００に同期してアサートされ
るからである。従って、サイクルｉ２では、外部バスサ
イクルは開始されない。

【０１０５】（サイクルｉ３）外部バスサイクルの開始
を待っている状態である。

【０１０６】（サイクルｉ４）フリップフロップ５２
は、外部クロック信号１００の立ち上がりエッジに応答
してアサートされた起動信号１０８をラッチする。これ
により、バスサイクル信号１１１がアサートされる。バ
スサイクル信号１１１のアサーションは、外部バスサイ
クルの開始を示す。また、空間識別信号１０７に従っ
て、論理回路５５によってＮＣＳ（２）信号がアサート
される。ＮＣＳ（２）信号のアサーションは、外部デバ
イス２１のアクセスの開始を示す。

【０１０７】バスサイクル信号１１１がアサートされる
と、制御回路６は、アドレス制御信号１１４をアドレス
・インターフェイス部１０に出力する。アドレス・イン
ターフェイス部１０は、アドレス制御信号１１４に応答
して、アドレス１０２の値を外部アドレスバス１２３に
出力する。

【０１０８】また、バスサイクル信号１１１がアサート
されると、ウエイト制御部９は、バスサイクル数のカウ
ントを開始する。なお、ウエイト制御部９のダウンカウ
ンタ６２のカウント値には情報６０２の値”３”が初期
値として予め設定されている。

【０１０９】（サイクルｉ５）バスサイクル信号１１１
がアサートされたので、起動信号１０８はネゲートされ
る。また、リード動作の為、外部アクセス制御信号生成
部８の論理回路５７によってＮＯＥ信号がアサートされ
る。ＮＯＥ信号は、フリップフロップ５３と論理回路５
７とによって、バスサイクルの開始から１サイクルだけ
遅れてアサートされる。

【０１１０】ＮＯＥ信号がアサートされると、外部デバ
イス２１からデータの読み出しが開始される。その結
果、外部デバイス２１から読み出されたデータが外部デ
ータバス１２４に出力される。

【０１１１】（サイクルｉ６）外部デバイス２１からの
リード動作中である。

【０１１２】（サイクルｉ７）サイクルｉ７は、バスサ
イクルの開始から４サイクル目に相当する。ウエイト制
御部９のダウンカウンタ６２のカウント値が”０”とな
る。従って、バスサイクルの終了を示すサイクル終了信
号１１３がアサートされる。これにより、バスサイクル
が終了する。データ・インターフェイス部１１は、外部
データバス１２４上のデータを取り込む。

【０１１３】（サイクルｉ８）サイクル終了信号１１３
がアサートされたため、外部アドレスバス１２３へのア
ドレス出力が終了される。また、ＮＣＳ（２）信号とＮ
ＯＥ信号とがネゲートされる。データ応答信号１１６が
制御回路６によってアサートされると同時に、外部デー
タバス１２４上に読み出されたデータがデータ・インタ
ーフェイス部１１を介してＣＰＵ２に転送される。これ
により、ＣＰＵ２からのリード動作の要求に基づく、外
部デバイス２１からのリード動作は完結する。

【０１１４】（４）外部デバイス２１へのライト動作
（図６） （サイクルｉ１０）ＣＰＵ２は、バス制御装置３に対し
てライト動作の要求を行う。ライト動作の要求は、ＣＰ
Ｕ２がアドレス１０２をバス制御装置３に出力し、か
つ、ＣＰＵ２がライト要求信号１０４をアサートするこ
とによってなされる。

【０１１５】バス制御装置３は、アドレス１０２とライ
ト要求信号１０４とをＣＰＵ２から受け取る。

【０１１６】バス制御装置３において、アドレスデコー
ダ５は、アドレス１０２の一部をデコードアドレス１０
６として受け取り、デコードアドレス１０６をデコード
する。アドレスデコーダ５の出力は、空間識別信号１０
７として制御回路６、同期クロック検出部７、外部アク
セス制御信号生成部８およびウエイト制御部９に供給さ
れる。ここでは、空間識別信号１０７は、外部デバイス
２１に対応するアドレス空間を指すと仮定する。

【０１１７】制御回路６は、ライト要求信号１０４と空
間識別信号１０７とに従って、外部デバイス２１へのラ
イト要求を検知し、外部バス（外部アドレスバス１２３
および外部データバス１２４）の使用状況を調べる。サ
イクルｉ１０では外部バスは使用されていないので、制
御回路６は、起動信号１０８をアサートし、Ｒ／Ｗ信号
１０９をローレベルにする。ここで、Ｒ／Ｗ信号がロー
レベルであることはライト動作を表す。起動信号１０８
とＲ／Ｗ信号１０９とは、外部アクセス制御信号生成部
８に供給される。

【０１１８】同期クロック検出部７は、同期クロック信
号の検出を行い、ローレベルの同期クロック選択信号１
１０を出力する。同期クロック選択信号１１０がローレ
ベルであることは、外部クロック信号１００に同期して
外部バスサイクルを起動および終了させることを表す。
同期クロック選択信号１１０は、外部アクセス制御信号
生成部８に供給される。

【０１１９】（サイクルｉ１１）同期クロック選択信号
１１０がローレベルであるので、外部アクセス制御信号
生成部８のセレクタ５０は、外部クロック信号１００を
外部アクセス同期クロック５００としてフリップフロッ
プ５２に出力する。サイクルｉ１１では、バスサイクル
信号１１１はアサートされない。バスサイクル信号１１
１は、外部クロック信号１００に同期してアサートされ
るからである。従って、サイクルｉ１１では、外部バス
サイクルは開始されない。

【０１２０】（サイクルｉ１２）フリップフロップ５２
は、外部クロック信号１００の立ち上がりエッジに応答
してアサートされた起動信号１０８をラッチする。これ
により、バスサイクル信号１１１がアサートされる。バ
スサイクル信号１１１のアサーションは、外部バスサイ
クルの開始を示す。また、空間識別信号１０７に従っ
て、論理回路５５によってＮＣＳ（２）信号がアサート
される。ＮＣＳ（２）信号のアサーションは、外部デバ
イス２１のアクセスの開始を示す。

【０１２１】バスサイクル信号１１１がアサートされる
と、制御回路６は、アドレス制御信号１１４をアドレス
・インターフェイス部１０に出力する。アドレス・イン
ターフェイス部１０は、アドレス制御信号１１４に応答
して、アドレス１０２の値を外部アドレスバス１２３に
出力する。

【０１２２】また、バスサイクル信号１１１がアサート
されると、ウエイト制御部９は、バスサイクル数のカウ
ントを開始する。なお、ウエイト制御部９のダウンカウ
ンタ６２のカウント値には情報６０２の値”３”が初期
値として予め設定されている。

【０１２３】（サイクルｉ１３）バスサイクル信号１１
１がアサートされたので、起動信号１０８はネゲートさ
れる。また、ライト動作の為、外部アクセス制御信号生
成部８の論理回路５６によってデータ出力信号１１２が
アサートされ、論理回路５８によってＮＷＥ信号がアサ
ートされる。データ出力信号１１２とＮＷＥ信号とは、
フリップフロップ５３と論理回路５６、５８とによっ
て、バスサイクルの開始から１サイクルだけ遅れてアサ
ートされる。

【０１２４】データ出力信号１１２がアサートされる
と、制御回路６は、データ制御信号１１５をデータ・イ
ンターフェイス部１１に出力する。データ・インターフ
ェイス部１１は、データ制御信号１１５に応答してデー
タ１０５の値を外部データバス１２４に出力する。ま
た、ＮＷＥ信号がアサートされると、外部デバイス２１
へのデータの書き込みが開始される。

【０１２５】（サイクルｉ１４）外部デバイス２１への
ライト動作中である。

【０１２６】（サイクルｉ１５）サイクルｉ１５は、バ
スサイクルの開始から４サイクル目に相当する。ウエイ
ト制御部９のダウンカウンタ６２のカウント値が”０”
となる。従って、バスサイクルの終了を示すサイクル終
了信号１１３がアサートされる。これにより、バスサイ
クルが終了する。また、データ応答信号１１６が制御回
路６によってアサートされる。これにより、ＣＰＵ２か
らのライト動作の要求に基づく、外部デバイス２１への
ライト動作は完結する。

【０１２７】以上のように、本発明の実施の形態の情報
処理装置１０００によれば、クロックに非同期に動作す
る外部デバイス２０に対して、高速な内部クロック信号
１０１に同期してバスインターフェイス制御が行なわれ
る。これにより、外部クロック信号１００に対する同期
待ちサイクルの発生をなくすことができる。その結果、
高速なアクセスが可能となる。また、本発明の実施の形
態の情報処理装置１０００によれば、バスサイクル数を
高速な内部クロック信号のサイクル単位で設定可能であ
る。これにより、外部デバイス２０の性能に最適なウエ
イト数で高速なアクセスが可能となる。さらに、アドレ
ス空間をいくつかの領域に分けることにより、アドレス
空間単位でクロック信号に同期して動作するデバイス２
１とクロック信号に非同期に動作するデバイス２０とに
同時に接続可能になるという有利な効果が得られる。

【０１２８】バス制御装置３の外部アクセス制御信号生
成部８の一部のみをクロック信号を切り替えて動作させ
ることにより、ハードウェア量をほとんど増加させるこ
となくバス制御装置３を実現することが可能である。

【０１２９】なお、以上の本発明の実施の形態では、プ
ロセッサ１内で外部バスに接続されたデバイスに対して
アクセスするのはＣＰＵ２のみである。しかし、本発明
はこれに限定されない。ＣＰＵ２以外のデバイス（例え
ば、ＤＭＡコントローラ）が外部バスに接続されたデバ
イスに対してアクセスする場合、あるいは、複数のデバ
イスが外部バスに接続されたデバイスに対してアクセス
する場合にも本発明が応用可能であることは言うまでも
ない。

【０１３０】また、本発明の実施の形態では、外部デバ
イスとしては、クロック信号を入力してクロック信号に
同期して動作するデバイスと、クロック信号を入力せず
に非同期に動作するデバイスとが外部バスに接続される
場合を示した。しかし、同期デバイスと非同期デバイス
のいずれか一方のみが外部バスに接続される場合、ある
いは、複数のデバイスが外部バスに接続される場合にも
本発明が応用可能であることはいうまでもない。

【０１３１】また、本発明の実施の形態では、同期クロ
ック信号の検出をアドレス範囲ごとにレジスタに格納さ
れた同期クロック情報に基づいて行う方法を示した。し
かし、同期クロック信号を端子設定で切り換える方法を
採用することも可能である。あるいは、ＣＰＵ２が同期
クロック信号を検出することとし、同期クロック信号に
応じてバス制御装置３に対するリード要求信号およびラ
イト要求信号を２つずつ用意する方法を採用することも
可能である。

【０１３２】また、本発明の実施の形態では、同期クロ
ック信号を切り替えてアクセスするのは、外部バスに接
続された外部デバイスをアクセスする場合のみを示し
た。しかし、プロセッサ１の内部デバイスが外部デバイ
スと同様にＣＰＵ２の動作クロック信号よりも低速なク
ロック信号で動作する場合には、ＣＰＵ２からこれらの
内部デバイスに対するリード／ライト時に、バス制御装
置３とこれらの内部デバイスとの間のバスを外部バスと
同様に同期クロック信号を切り替えてアクセスするよう
にすることも可能である。

【０１３３】また、本発明の実施の形態では、バス制御
装置３は、外部デバイス２０、２１に対するバスサイク
ルの終了を、ウエイト制御部９内に設けられたカウンタ
によって制御している（これを固定ウエイト方式とい
う）。固定ウエイト方式の代わりに、外部からバスサイ
クルの終了を示す信号を送り返すことによりバスサイク
ルの終了を告げる方式（これをハンドシェーク方式とい
う）を採用してもよい。

【０１３４】

【発明の効果】以上説明したように、本発明によれば、
クロック信号に非同期に動作する外部デバイスに対し
て、高速な内部クロック信号に同期してバスインターフ
ェイス制御が行なわれる。これにより、外部クロック信
号に対する同期待ちサイクルの発生をなくすことができ
る。その結果、高速なアクセスが可能となる。また、本
発明によれば、バスサイクル数を高速な内部クロック信
号のサイクル単位で設定可能である。これにより、外部
デバイスの性能に最適なウエイト数で高速なアクセスが
可能となる。さらに、アドレス空間をいくつかの領域に
分けることにより、アドレス空間単位でクロック信号に
同期して動作するデバイスとクロック信号に非同期に動
作するデバイスとに同時に接続可能になるという有利な
効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態の情報処理装置１０００の
構成を示すブロック図である。

【図２】同期クロック検出部７の構成を示すブロック図
である。

【図３】外部アクセス制御信号生成部８の構成を示すブ
ロック図である。

【図４】ウエイト制御部９の構成を示すブロック図であ
る。

【図５】外部デバイス２０に対するリードおよびライト
動作を示すタイミングチャートである。

【図６】外部デバイス２１に対するリードおよびライト
動作を示すタイミングチャートである。

【図７】従来の非同期型の外部デバイスの動作を示すタ
イミングチャートである。

【符号の説明】

１ プロセッサ ２ ＣＰＵ ３ バス制御装置 ４ 周波数シンセサイザ ５ アドレスデコーダ ６ 制御回路 ７ 同期クロック検出部 ８ 外部アクセス制御信号生成部 ９ ウエイト制御部 １０ アドレス・インターフェイス部 １１ データ・インターフェイス部 ２０、２１ 外部デバイス １００ 外部クロック １０１ 内部クロック

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１クロック信号に同期して動作する第
   １デバイスと該第１クロック信号とは非同期に動作する
   第２デバイスとが接続されたバスへのアクセスを制御す
   るバス制御装置であって、 該第１クロック信号とは異なる第２クロック信号に同期
   して動作する中央処理装置からアクセス要求を受け取
   り、該アクセス要求が該第１デバイスに対するアクセス
   を表すか、該第２デバイスに対するアクセスを表すかを
   検出する検出部と、 該アクセス要求が該第１デバイスに対するアクセスを表
   す場合には、該第１デバイスが該バスにアクセスするこ
   とを制御する第１アクセス制御信号を該第１クロック信
   号に同期して生成し、該第１アクセス制御信号を該第１
   デバイスに供給し、 該アクセス要求が該第２デバイスに対するアクセスを表
   す場合には、該第２デバイスが該バスにアクセスするこ
   とを制御する第２アクセス制御信号を該第２クロック信
   号に同期して生成し、該第２アクセス制御信号を該第２
   デバイスに供給するアクセス制御信号生成部とを備えた
   バス制御装置。
2. 【請求項２】 前記第２クロック信号の周波数は、前記
   第１クロック信号の周波数より高い、請求項１に記載の
   バス制御装置。
3. 【請求項３】 前記アクセス要求は、前記第１デバイス
   および前記第２デバイスにおいてアクセスすべき位置を
   規定するアドレスの少なくとも一部を含む、請求項１に
   記載のバス制御装置。
4. 【請求項４】 前記検出部は、 複数の同期クロック情報を格納する同期クロック情報格
   納部であって、該複数の同期クロック情報のそれぞれは
   複数のアドレス空間のうち対応するアドレス空間に対す
   るアクセスを前記第１クロック信号に同期して行うか、
   前記第２クロック信号に同期にして行うかを決定する、
   同期クロック情報格納部と、 該複数のアドレス空間のうち１つを識別する識別信号に
   従って、該同期クロック情報格納部に格納されている該
   複数の同期クロック情報のうち１つを選択する選択部と
   を備えている、請求項１に記載のバス制御装置。
5. 【請求項５】 前記アクセス制御信号生成部は、 前記検出部の検出結果に基づいて、前記第１クロック信
   号および前記第２クロック信号の一方を選択する選択部
   と、 該選択部の出力に基づいて、前記第１アクセス制御信号
   および前記第２アクセス制御信号の一方を生成する生成
   部とを備えている、請求項１に記載のバス制御装置。
6. 【請求項６】 前記バス制御装置は、前記第２クロック
   信号に同期してバスサイクルの終了を示すバスサイクル
   終了信号を生成し、該バスサイクル終了信号を前記アク
   セス制御信号生成部に出力するウエイト制御部をさらに
   備えている、請求項１に記載のバス制御装置。
7. 【請求項７】 前記ウエイト制御部は、 複数のウエイトサイクル情報を格納するウエイトサイク
   ル情報格納部であって、該複数のウエイトサイクル情報
   のそれぞれは複数のアドレス空間のうち対応するアドレ
   ス空間に対するウエイトサイクル数を前記第２クロック
   信号のサイクル単位で表す、ウエイトサイクル情報格納
   部と、 該複数のアドレス空間のうち１つを識別する識別信号に
   従って、該ウエイトサイクル情報格納部に格納されてい
   る該複数のウエイトサイクル情報のうち１つを選択する
   選択部と、 該選択部の出力に基づいて、該第２クロック信号のサイ
   クル単位でバスサイクル数をカウントし、該バスサイク
   ル数が所定の値に到達した場合に前記バスサイクル終了
   信号を出力するカウンタとを備えている、請求項６に記
   載のバス制御装置。
8. 【請求項８】 第１クロック信号を受け取るプロセッサ
   と、該第１クロック信号に同期して動作する第１デバイ
   スと、該第１クロック信号とは非同期に動作する第２デ
   バイスと、該プロセッサと該第１デバイスと該第２デバ
   イスとを相互に接続するバスとを備えた情報処理装置で
   あって、 該プロセッサは、 該第１クロック信号に基づいて、該第１クロック信号と
   は異なる第２クロック信号を生成する周波数シンセサイ
   ザと、 該第２クロック信号に同期して動作する中央処理装置
   と、 該バスに対するアクセスを制御するバス制御装置とを含
   んでおり、 該バス制御装置は、 該中央処理装置からアクセス要求を受け取り、該アクセ
   ス要求が該第１デバイスに対するアクセスを表すか、該
   第２デバイスに対するアクセスを表すかを検出する検出
   部と、 該アクセス要求が該第１デバイスに対するアクセスを表
   す場合には、該第１デバイスが該バスにアクセスするこ
   とを制御する第１アクセス制御信号を該第１クロック信
   号に同期して生成し、該第１アクセス制御信号を該第１
   デバイスに供給し、 該アクセス要求が該第２デバイスに対するアクセスを表
   す場合には、該第２デバイスが該バスにアクセスするこ
   とを制御する第２アクセス制御信号を該第２クロック信
   号に同期して生成し、該第２アクセス制御信号を該第２
   デバイスに供給するアクセス制御信号生成部とを含んで
   いる、情報処理装置。
9. 【請求項９】 前記第２クロック信号の周波数は、前記
   第１クロック信号の周波数より高い、請求項８に記載の
   情報処理装置。
10. 【請求項１０】 前記アクセス要求は、前記第１デバイ
    スおよび前記第２デバイスにおいてアクセスすべき位置
    を規定するアドレスの少なくとも一部を含む、請求項８
    に記載の情報処理装置。
11. 【請求項１１】 前記検出部は、 複数の同期クロック情報を格納する同期クロック情報格
    納部であって、該複数の同期クロック情報のそれぞれは
    複数のアドレス空間のうち対応するアドレス空間に対す
    るアクセスを前記第１クロック信号に同期して行うか、
    前記第２クロック信号に同期にして行うかを決定する、
    同期クロック情報格納部と、 該複数のアドレス空間のうち１つを識別する識別信号に
    従って、該同期クロック情報格納部に格納されている該
    複数の同期クロック情報のうち１つを選択する選択部と
    を備えている、請求項８に記載の情報処理装置。
12. 【請求項１２】 前記アクセス制御信号生成部は、 前記検出部の検出結果に基づいて、前記第１クロック信
    号および前記第２クロック信号の一方を選択する選択部
    と、 該選択部の出力に基づいて、前記第１アクセス制御信号
    および前記第２アクセス制御信号の一方を生成する生成
    部とを備えている、請求項８に記載の情報処理装置。
13. 【請求項１３】 前記バス制御装置は、前記第２クロッ
    ク信号に同期してバスサイクルの終了を示すバスサイク
    ル終了信号を生成し、該バスサイクル終了信号を前記ア
    クセス制御信号生成部に出力するウエイト制御部をさら
    に備えている、請求項８に記載の情報処理装置。
14. 【請求項１４】 前記ウエイト制御部は、 複数のウエイトサイクル情報を格納するウエイトサイク
    ル情報格納部であって、該複数のウエイトサイクル情報
    のそれぞれは複数のアドレス空間のうち対応するアドレ
    ス空間に対するウエイトサイクル数を前記第２クロック
    信号のサイクル単位で表す、ウエイトサイクル情報格納
    部と、 該複数のアドレス空間のうち１つを識別する識別信号に
    従って、該ウエイトサイクル情報格納部に格納されてい
    る該複数のウエイトサイクル情報のうち１つを選択する
    選択部と、 該選択部の出力に基づいて、該第２クロック信号のサイ
    クル単位でバスサイクル数をカウントし、該バスサイク
    ル数が所定の値に到達した場合に前記バスサイクル終了
    信号を出力するカウンタとを備えている、請求項１３に
    記載の情報処理装置。