KR20120052454A

KR20120052454A - 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법

Info

Publication number: KR20120052454A
Application number: KR1020100113488A
Authority: KR
Inventors: 손종필; 장성진; 문병식; 박주섭
Original assignee: 삼성전자주식회사
Priority date: 2010-11-15
Filing date: 2010-11-15
Publication date: 2012-05-24
Also published as: US8482989B2; CN102467971A; US20120120733A1; CN102467971B; KR101718458B1

Abstract

퓨즈를 구비하는 반도체 장치 및 그 동작방법이 개시된다. 상기 반도체 장치는, 다수의 로우 및 칼럼을 갖는 안티퓨즈 어레이와, 상기 안티퓨즈 어레이로부터 로우 단위로 퓨즈 데이터를 병렬 수신하는 제1 레지스터부 및 상기 제1 레지스터부로부터 상기 퓨즈 데이터를 적어도 하나의 비트씩 순차적으로 수신하는 제2 레지스터부를 구비하는 것을 특징으로 한다.

Description

퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법{Semiconductor device having fuse array and operating method thereof}

본 발명은 반도체 장치 및 그 동작방법에 관한 것으로서, 자세하게는 퓨즈를 구비하는 반도체 장치 및 그 동작방법에 관한 것이다.

컴퓨터나 모바일 장비 등에 사용되는 반도체 장치는 고집적 및 고성능화되고 있다. 반도체 장치의 일예로서, 메모리 셀을 포함하는 메모리 장치는 그 용량 및 속도가 증가하고 있으며, 더 작은 반도체 장치 안에 더 많은 용량의 메모리 셀을 포함하고, 반도체 장치를 더 빠르게 동작시키기 위한 다양한 시도가 이루어지고 있다.

반도체 장치에 많은 용량의 메모리 셀이 집적됨에 따라, 반도체 장치의 동작 환경을 설정하기 위하여 기 설정되어 저장되는 정보들의 양 또한 증가한다. 반도체 장치의 동작 환경을 설정하기 위한 다양한 정보들을 저장하기 위하여 안티퓨즈(anti-fuse) 회로를 채용한 기술이 일반적으로 이용되고 있다. 상기 퓨즈 회로로서, 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈, 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈가 이용되거나, 고 저항 상태에서 저 저항 상태로 변환시키는 안티퓨즈(Anti-fuse) 회로가 이용될 수 있다. 그러나, 반도체 장치의 동작 환경에 관계된 정보들의 양이 증가함에 따라 상기 안티퓨즈 회로의 사이즈가 증가하게 되고, 또한 안티퓨즈 회로로부터 리드된 정보들을 저장하기 위한 레지스터 등의 저장 회로의 개수가 증가하는 문제가 발생한다.

따라서, 본 발명의 목적은 안티퓨즈 사이즈 증가에 따른 저장 회로의 개수가 증가하는 문제 및 저장 회로의 개수가 증가함에 따라 반도체 장치의 설계의 복잡도가 증가하는 문제를 개선한 반도체 장치 및 그 동작방법을 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위하여, 본 발명의 일실시예에 따른 반도체 장치는, 다수의 로우 및 칼럼을 갖는 안티퓨즈 어레이와, 상기 안티퓨즈 어레이로부터 로우 단위로 퓨즈 데이터를 병렬 수신하는 제1 레지스터부 및 상기 제1 레지스터부로부터 상기 퓨즈 데이터를 적어도 하나의 비트씩 순차적으로 수신하는 제2 레지스터부를 구비하는 것을 특징으로 한다.

한편, 본 발명의 다른 실시예에 따른 반도체 장치는, m 개의 로우 및 n 개의 칼럼을 갖는 안티퓨즈 어레이와, a*n 개의 레지스터를 포함하고, 상기 안티퓨즈 어레이의 a 개의 로우의 퓨즈 데이터를 저장하는 제1 레지스터부와, m*n 개의 레지스터를 포함하고, 상기 제1 레지스터부로부터 상기 퓨즈 데이터를 수신하여 상기 안티퓨즈 어레이의 m 개의 로우의 퓨즈 데이터를 저장하는 제2 레지스터부 및 상기 제2 레지스터부로부터 퓨즈 데이터를 수신하고, 수신된 퓨즈 데이터를 이용하여 설정 동작을 수행하는 하나 이상의 회로 블록을 구비하는 것을 특징으로 한다 (단, m, n 및 a 는 1 이상의 정수).

상기한 바와 같은 본 발명의 반도체 장치 및 그 동작방법에 따르면, 안티퓨즈 사이즈가 증가하더라도 이에 비례하여 저장 회로의 개수가 증가하는 문제를 방지할 수 있는 효과가 있다. 또한, 안티퓨즈를 어레이 구조로 구현함으로써 안티퓨즈에 저장된 정보의 랜덤 억세스가 가능하므로, 안티퓨즈에 대한 불필요한 정보의 억세스 동작을 생략할 수 있는 효과가 있다. 또한 안티퓨즈를 반도체 장치의 페리(peri) 영역에 배치함으로써 안티퓨즈의 사이즈와 메모리 셀 어레의의 사이즈의 미스매치 문제를 개선하며, 안티퓨즈의 프로그램 동작이 메모리 셀 어레이에 미치는 영향을 최소화할 수 있는 효과가 있다.

도 1은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 안티퓨즈의 단위 구조의 일예를 나타내는 회로도이다.
도 3은 도 1의 안티퓨즈 어레이의 리드 동작의 타이밍의 일예를 나타내는 타이밍도이다.
도 4a,b는 도 1의 제1 및 제2 레지스터부의 일 구현예를 나타내는 블록도이다.
도 5는 도 1의 센스앰프부의 다른 구현예를 나타내는 블록도이다.
도 6은 도 5의 센스앰프부로부터의 퓨즈 데이터를 수신하는 제1 및 제2 레지스터부의 일 구현예를 나타내는 회로도이다.
도 7은 도 1의 반도체 장치를 동작하기 위한 각종 신호의 특성을 나타내는 파형도이다.
도 8은 본 발명의 일실시예에 따른 반도체 장치의 동작 환경 설정에 관계된 전체 동작을 나타내는 블록도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 블록도이다.
도 10은 도 9의 반도체 장치의 동작의 일예를 나타내는 타이밍도이다.
도 11은 본 발명의 일실시예에 따른 반도체 장치의 동작 방법을 나타내는 플로우차트이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법을 나타내는 플로우차트이다.
도 13은 본 발명의 일실시예에 따른 반도체 장치의 구체적인 구성을 나타내는 블록도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 구체적인 구성을 나타내는 블록도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구체적인 구성을 나타내는 블록도이다.
도 16은 본 발명의 일실시예에 따른 반도체 장치에 포함되는 구성을 배치하는 일예를 블록도이다.
도 17은 메모리 콘트롤러와 메모리 장치를 포함하는 본 발명의 메모리 시스템의 응용 예를 나타내는 블록도이다.
도 18은 본 발명의 반도체 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 19는 본 발명에 따른 반도체 장치를 사용하는 메모리 카드의 응용 예를 나타내는 블록도이다.
도 20은 본 발명에 따른 메모리 카드의 다른 응용 예를 나타내는 블록도이다.
도 21은 본 발명의 실시예에 따른 메모리 장치 또는 메모리 시스템을 포함한 컴퓨팅 시스템을 나타내는 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1000: 반도체 장치
1100: 안티퓨즈 어레이
1200_1 ~ 1200_m: 고전압 발생부
1300: 센스앰프부
1400: 제1 레지스터부
1500: 제2 레지스터부

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일실시예에 따른 반도체 장치를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 상기 반도체 장치(1000)는 다수의 안티퓨즈(Anti-fuse, 1110)가 배치된 안티퓨즈 어레이(1100), 안티퓨즈(1110)의 저항 상태를 변동하기 위한 고전압을 발생하는 레벨 쉬프터(1200_1 ~ 1200_m) 및 안티퓨즈 어레이(1100)에 저장된 정보들을 감지/증폭하기 위한 센스앰프부(1300)를 구비한다. 또한, 안티퓨즈 어레이(1100)에 저장된 정보를 리드하여 발생된 안티퓨즈 데이터(이하, 퓨즈 데이터로 지칭함)를 저장하기 위하여 제1 레지스터부(1400) 및 제2 레지스터부(1500)가 반도체 장치(1000)에 구비된다. 제1 레지스터부(1400) 및 제2 레지스터부(1500) 각각은 다수 개의 레지스터들을 포함하는 쉬프트 레지스터로 구현될 수 있다.

퓨즈 어레이(1100)는 다수의 퓨즈를 포함하며, 각각의 퓨즈에 정보가 저장된다. 상기 퓨즈 어레이(1100)는, 레이저 조사에 의해 그 연결이 제어되는 레이저 퓨즈를 포함할 수 있으며, 또는 전기적 신호에 의해 그 연결이 제어되는 전기적 퓨즈를 포함할 수 있다. 또는, 퓨즈 어레이(1100)는 안티퓨즈(Anti-fuse)를 포함할 수 있으며, 상기 안티퓨즈(Anti-fuse)는 전기적 신호(예컨대 고전압 신호)에 의하여 그 상태가 고 저항에서 저 저항 상태로 변환되는 특성을 갖는다. 퓨즈 어레이(1100)는 상기와 같은 다수의 종류 중 어느 하나가 적용되어도 무방하며, 이하 실시예에서는 퓨즈 어레이(1100)가 안티퓨즈를 구비하는 안티퓨즈 어레이인 것으로 가정하여 설명한다. 또한, 안티퓨즈에 저장된 정보나 안티퓨즈로부터 리드된 데이터를 퓨즈 데이터로 지칭한다.

안티퓨즈 어레이(1100)는 다수의 로우(Row) 및 칼럼(Column)이 교차하는 위치에 안티퓨즈(1110)가 배치되는 어레이(Array) 구조를 갖는다. 예컨대, 안티퓨즈 어레이(1100)가 m 개의 로우 및 n 개의 칼럼을 갖는 경우, 안티퓨즈 어레이(1100)는 m*n 개의 안티퓨즈(1110)를 갖는다. 상기 m 개의 로우에 배치된 안티퓨즈(1110)를 억세스하기 위한 m 개의 워드라인(WL1 ~ WLm)과 안티퓨즈(1110)로부터 리드된 정보를 전달하기 위하여 n 개의 칼럼에 대응하여 배치되는 n 개의 비트라인(BL1 ~ BLn)이 안티퓨즈 어레이(1110)에 구비된다.

안티퓨즈 어레이(1100)는 반도체 장치(1000)의 동작과 관련된 다양한 정보들을 저장한다. 예컨대, 안티퓨즈 어레이(1100)는 반도체 장치(1000)의 동작 환경을 설정하기 위한 설정정보들을 저장할 수 있으며, 상기 설정정보들은 레벨 쉬프터(1200_1 ~ 1200_m)로부터 제공되는 전압신호(WLP1 ~ WLPm)를 안티퓨즈 어레이(1100)에 인가하여 안티퓨즈(1110)의 상태를 변화시킴으로써 프로그래밍된다. 안티퓨즈(1110)는 레이저 퓨즈 회로나 전기적 퓨즈 회로 등의 일반적인 퓨즈 회로와는 달리 고저항 상태로 시작하여 프로그래밍 동작에 의해 저저항 상태로 변화하여 정보를 저장한다. 안티퓨즈(1110)는 두 개의 도전층과 그 사이에 유전층을 갖는 구조, 즉 커패시터 구조를 가질 수 있으며, 상기 두 개의 도전층 사이에 고전압을 인가하여 상기 유전층을 절연 파괴(breakdown) 시킴으로써 프로그래밍된다.

안티퓨즈 어레이(1100)가 프로그래밍 되고 난 후, 반도체 장치(1000)의 구동 시작과 함께 안티퓨즈 어레이(1100)에 대한 리드 동작이 수행된다. 안티퓨즈 어레이(1100)에 대한 리드 동작은 반도체 장치(1000)의 구동과 동시에 수행될 수도 있으며, 또는 반도체 장치(1000)의 구동으로부터 소정의 설정된 시간 후에 수행될 수도 있다. 안티퓨즈 어레이(1100)의 워드라인(WL1 ~ WLm)을 통하여 워드라인 선택 신호가 제공되며, 선택된 안티퓨즈(1110)에 저장된 정보는 비트라인(BL1 ~ BLn)을 통해 센스앰프부(1300)로 제공된다. 어레이(Array) 구조의 특성 상 워드라인(WL1 ~ WLm) 및 비트라인(BL1 ~ BLn) 구동을 통하여 안티퓨즈 어레이(1100)의 정보는 랜덤(random)하게 억세스가 가능하다.

예컨대, 워드라인(WL1 ~ WLm)이 순차적으로 구동됨에 따라 안티퓨즈 어레이(1100)의 첫 번째 로우부터 m 번째 로우까지의 안티퓨즈(1110)가 순차적으로 억세스된다. 순차적으로 억세스된 안티퓨즈(1110)의 정보는 센스앰프부(1300)로 제공된다. 센스앰프부(1300)는 하나 이상의 센스앰프 회로를 포함하며, 예컨대 안티퓨즈 어레이(1100)가 n 개의 칼럼을 갖는 경우 센스앰프부(1300)는 이에 대응하여 n 개의 센스앰프 회로를 포함한다. n 개의 센스앰프 회로는 n 개의 비트라인(BL1 ~ BLn)에 각각 연결된다. 도 1에서는 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 예가 도시된다. 예컨대, 제1 비트라인(BL1)에 대응하여 오드(ODD) 센스앰프 회로와 이븐(EVEN) 센스앰프 회로가 배치되며, 오드 센스앰프 회로는 홀수 번째 워드라인(WL1, WL3, WL5,...)에 연결된 안티퓨즈(1110)의 정보를 감지/증폭하여 출력하며, 이븐 센스앰프 회로는 짝수 번째 워드라인(WL2, WL4, WL6,...)에 연결된 안티퓨즈(1110)의 정보를 감지/증폭하여 출력한다. 그러나, 본 발명의 실시예는 이에 국한되지 않으며 센스앰프 회로들의 배치의 다양한 변형이 가능하다. 예컨대, 하나의 비트라인에 대응하여 하나의 센스앰프 회로만이 배치될 수 있으며, 또는 하나의 비트라인에 대응하여 세 개 이상의 센스앰프 회로가 배치될 수도 있다.

센스앰프부(1300)는 안티퓨즈 어레이(1100)에서 억세스된 정보를 감지(Sensing)/증폭(Amplifying)하여 출력한다. 감지/증폭된 정보는 실제 반도체 장치(1000)의 동작환경 설정에 이용되는 퓨즈 데이터(OUT1 ~ OUTn)이다. 전술한 바와 같이, 도 1에서는 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 예가 도시되므로, 실제 어느 하나의 퓨즈 데이터(예컨대 제1 퓨즈 데이터(OUT1))는 오드 퓨즈 데이터와 이븐 퓨즈 데이터를 포함할 수 있다.

센스앰프부(1300)로부터 출력된 퓨즈 데이터(OUT1 ~ OUTn)는 제1 레지스터부(1400)로 제공된다. 제1 레지스터부(1400)는 다수 개의 레지스터가 직렬 연결되어 신호를 순차적으로 전달하는 쉬프트 레지스터로 구현될 수 있다. 또한, 제1 레지스터부(1400)는 안티퓨즈 어레이(1100)에 구비되는 안티퓨즈(1110)의 개수 보다 적은 수의 레지스터들을 포함한다. 또한, 제1 레지스터부(1400)에 구비되는 레지스터들의 개수는 안티퓨즈 어레이(1100)의 칼럼의 개수에 관련되도록 할 수 있다. 예컨대, 안티퓨즈 어레이(1100)가 n 개의 칼럼을 갖는 경우 제1 레지스터부(1400)는 n 개의 레지스터들을 포함할 수 있다. 또는, 전술한 바와 같이, 하나의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 경우, 제1 레지스터부(1400)는 2*n 개의 레지스터들을 포함할 수 있다.

제1 레지스터부(1400)는 안티퓨즈 어레이(1100)의 로우 단위로 퓨즈 데이터(OUT1 ~ OUTn)를 수신한다. 예컨대, 안티퓨즈 어레이(1100)의 어느 하나의 로우가 선택되는 경우, 상기 선택된 로우의 워드라인에 연결된 안티퓨즈(1110)로부터의 퓨즈 데이터(OUT1 ~ OUTn)가 병렬하게 제1 레지스터부(1400)로 제공된다. 제1 레지스터부(1400)는 수신된 퓨즈 데이터(OUT1 ~ OUTn)를 비트 단위로 쉬프트시킴으로써, 상기 퓨즈 데이터(OUT1 ~ OUTn)를 제2 레지스터부(1500)로 제공한다. 제2 레지스터부(1500)는 다수 개의 레지스터들이 직렬 연결되어 신호를 순차적으로 전달하는 쉬프트 레지스터로 구현될 수 있다. 또한, 안티퓨즈 어레이(1100)에 구비되는 안티퓨즈(1110)의 개수와 동일한 개수의 레지스터들을 포함할 수 있다. 제2 레지스터부(1500)에 저장된 퓨즈 데이터(OUT1 ~ OUTn)는 반도체 장치(1000)의 동작 환경을 설정하기 위한 정보로서 이용될 수 있다. 예컨대, 제2 레지스터부(1500)에 저장된 퓨즈 데이터(OUT1 ~ OUTn) 중 일부는 반도체 장치(1000)에 구비되는 메모리 셀(미도시)을 리던던트 메모리 셀로 대체하기 위한 정보(Info_FA)로서 사용되며, 다른 일부는 반도체 장치(1000) 내부에서 발생되는 전압의 레벨을 조정하기 위한 트리밍(Trimming) 정보(Info_DC)로서 사용될 수 있다.

안티퓨즈 어레이(1100)로부터의 퓨즈 데이터(OUT1 ~ OUTn)를 저장하기 위하여, 센스앰프부(1300)에 연결되어 퓨즈 데이터(OUT1 ~ OUTn)를 일시 저장하기 위한 레지스터들과, 퓨즈 데이터(OUT1 ~ OUTn)가 사용되는 반도체 장치(1000)의 각종 회로 블록(예컨대, 로우 및 칼럼 디코더(Row and Column decoder)나 DC 전압 발생기)에 인접하여 배치되어 상기 회로 블록들로 퓨즈 데이터(OUT1 ~ OUTn)를 제공하는 레지스터들이 필요하다.

본 발명의 실시예에 따르면, 제1 레지스터부(1400)가 센스앰프부(1300)로부터 출력되는 퓨즈 데이터(OUT1 ~ OUTn)를 수신하며, 또한 상기 회로 블록들에 인접하여 배치되는 제2 레지스터부(1500)로 퓨즈 데이터(OUT1 ~ OUTn)를 전달한다. 특히, 안티퓨즈 어레이(1100)가 어레이(Array) 구조를 가지며, 제1 레지스터부(1400)는 안티퓨즈 어레이(1100)의 칼럼 수에 대응하는 개수의 레지스터를 구비하므로 제1 레지스터부(1400)는 안티퓨즈 어레이(1100)의 전체 안티퓨즈(1110)의 개수보다 작은 수의 레지스터를 갖는다. 예컨대, 하나의 비트라인에 대응하여 하나의 센스앰프 회로가 배치되는 경우, 제1 레지스터부(1400)는 n 개의 센스앰프 회로를 갖는다. 이에 따라 퓨즈 데이터(OUT1 ~ OUTn)에 관계된 제1 레지스터부(1400)의 레지스터들의 개수가 m*n 개로 유지될 필요가 없으며, n 개만으로 충분할 것이다. 특히, 많은 수의 안티퓨즈(1110)가 안티퓨즈 어레이(1100)에 구비되더라도, 안티퓨즈 어레이(1100)의 구조에 따라서 제1 레지스터부(1400)의 레지스터들의 개수를 n 개로 제한시킬 수 있으므로, 안티퓨즈(1110)의 개수의 증가에 따라 레지스터들의 개수 또는 비례적으로 증가하는 것을 방지할 수 있다.

도 2는 도 1의 안티퓨즈의 단위 구조의 일예를 나타내는 회로도이다. 도 2의 (a)는 단위 구조의 안티 퓨즈(1110A)가 하나의 퓨즈 트랜지스터 및 하나의 선택 트랜지스터를 포함하는 예를 나타내며, 도 2의 (b)는 단위 구조의 안티 퓨즈(1110B)가 하나의 퓨즈 커패시터 및 하나의 선택 트랜지스터를 포함하는 예를 나타낸다.

도 2의 (a)에 도시된 바와 같이, 안티 퓨즈(1110A)의 퓨즈 트랜지스터(1111A)는 MOSFET을 사용하여 구현될 수 있다. 퓨즈 트랜지스터(1111A)의 게이트 전극은 고전압(WLP1)을 수신하고, 퓨즈 트랜지스터(1111A)의 일 단은 플로팅 상태이며 다른 일단은 선택 트랜지스터(1112A)의 일 단에 연결된다. 또한, 상기 선택 트랜지스터(1112A)의 게이트 전극은 워드라인(WL1)과 연결되며, 선택 트랜지스터(1112A)의 다른 일 단은 비트라인(BL2)에 연결된다. 고전압(WLP1), 워드라인(WL1)의 전압 및 비트라인(BL2)의 전압의 조건에 따라 퓨즈 트랜지스터(1111A)의 유전층(미도시)의 절연 파괴 동작이 발생하고, 이에 따라 프로그래밍 동작이 수행된다. 도 2의 (b)는 퓨즈 트랜지스터(1111A)를 퓨즈 커패시터(1111B)로 대체한 것으로서, 상기 도 2의 (b)의 퓨즈 커패시터(1111B) 또한 고전압(WLP1), 워드라인(WL1)의 전압 및 비트라인(BL2)의 전압의 조건에 따라 프로그래밍 동작이 수행된다.

도 1에 도시된 안티퓨즈 어레이(1100)의 프로그래밍 동작을 아래의 표 1 및 도 2의 (a)를 참조하여 설명하면 다음과 같다.

Program voltage	WLP	WL	BL
WL Sel, BL Sel	VPP (6V)	3V	0V
WL Sel, BL Unsel	VPP (6V)	3V	3V
WL Unsel, BL Sel	0V or 3V	0V	0V
WL Unsel, BL Unsel	0V or 3V	0V	3V

안티퓨즈 어레이(1100)는 비트별로 프로그램 동작이 수행될 수 있으며, 프로그램 동작을 위한 전압 신호의 조건의 일예는 상기 표 1에 나타난 바와 같이 설정될 수 있다. 선택된 안티퓨즈로는 고전압(VPP)이 제공되며 상기 고전압(VPP)은 6V일 수 있다. 또한, 선택된 안티퓨즈의 워드라인으로는 VPP/2에 해당하는 전압(3V)이 제공되고 비트라인은 0V로 프리차지된다. 또한, 비선택된 안티퓨즈의 워드라인으로는 0V 의 레벨을 갖는 워드라인 신호가 제공되며, 비트라인은 3V로 프리차지된다. 또한, 상기 비선택된 안티퓨즈의 퓨즈 트랜지스터로는 0V 또는 3V의 전압이 제공된다.

도 2의 (a)에 도시된 안티퓨즈(1110A)가 선택된 경우, 6V의 고전압(WLP1)이 퓨즈 트랜지스터(1111A)의 게이트로 제공되고, 3V의 워드라인 전압에 따라 선택 트랜지스터(1112A)가 턴온된다. 이에 따라, 퓨즈 트랜지스터(1111A)의 양단의 전압(예컨대, 게이트와 노드 a 사이의 전압)이 6V에 해당하는 값을 가지며, 퓨즈 트랜지스터(1111A)에 대한 프로그래밍 동작이 수행된다. 반면에, 상기와 같은 전압 신호의 조건하에서, 비선택된 안티퓨즈의 선택 트랜지스터는 턴 오프되며, 이에 따라 노드 a는 플로팅 상태가 된다. 이에 따라 상기 비선택된 안티퓨즈에 대한 프로그래밍 동작이 수행되지 않는다.

한편, 도 1에 도시된 안티퓨즈 어레이(1100)의 리드 동작을 아래의 표 2 및 도 2의 (a)를 참조하여 설명하면 다음과 같다.

	Voltage
Select WLP	Vread
Select WL	Vext
Unsel WLP	0V
Unsel WL (0V)	0V

안티퓨즈 어레이(1100)에 저장된 정보를 비트별로 리드될 수 있으며, 이에 따라 어느 하나의 워드라인이 선택되고 나머지 워드라인들은 비선택된다. 도 2의 (a)에 도시된 안티퓨즈(1110A)가 선택된 경우, 일반 전원전압(Vread) 값을 갖는 전압(WLP1)이 퓨즈 트랜지스터(1111A)의 게이트로 제공되고, 외부 전압(Vext) 레벨을 갖는 워드라인 전압이 선택 트랜지스터(1112A)의 게이트로 제공된다. 또한, 안티퓨즈 어레이(1100)에 대한 리드 동작시 모든 비트라인들은 0V로 프리차지되며, 비선택된 안티퓨즈에 대해서는 0V의 전압들이 각각 퓨즈 트랜지스터와 선택 트랜지스터의 게이트로 제공된다. 안티퓨즈(1110A)가 프로그래밍된 경우, 논리 하이에 해당하는 신호가 비트라인(BL2)을 통해 전달되며, 안티퓨즈(1110A)가 프로그래밍되지 않은 경우, 비트라인(BL2)이 0V 값을 유지함으로써 논리 로우에 해당하는 신호가 비트라인(BL2)을 통해 전달된다.

도 3은 도 1의 안티퓨즈 어레이의 리드 동작의 타이밍의 일예를 나타내는 타이밍도이다. 도 1 및 도 3을 참조하여 반도체 장치의 동작을 설명하면 다음과 같다.

도 3의 (a)에 도시된 바와 같이, 안티퓨즈 어레이(1100)가 구비된 반도체 장치(1000)가 구동되면, 반도체 장치(1000)의 내부 전압(Vint)이 증가하여 목표 레벨(Vtar)에 도달한다. 반도체 장치(1000)는 내부 전압(Vint)의 레벨을 감지하기 위한 레벨 감지부(미도시)를 구비하고, 감지 결과에 따라 안티퓨즈 어레이(1100)의 정보를 리드하기 위한 각종 제어동작을 수행한다. 예컨대, 내부 전압(Vint)이 목표 레벨(Vtar)에 도달할 때 안티퓨즈 어레이(1100)의 리드 동작이 개시되는 경우, 레벨 감지부(미도시)로부터의 감지 결과에 기반하여 안티퓨즈 어레이(1100)의 정보를 리드하기 위한 회로 블록들의 동작이 수행된다. 예컨대 안티퓨즈 어레이(1100)의 로우 어드레스를 발생하는 회로 블록(미도시)이 구동된다. 또한, 레벨 쉬프터(1200_1 ~ 1200_m), 센스앰프부(1300), 제1 및 제2 레지스터부(1400, 1500) 등이 구동된다.

도 3의 (b)는 안티퓨즈 어레이의 리드 동작의 타이밍의 다른 실시예를 나타낸다. 도 3의 (b)에 도시된 바와 같이, 안티퓨즈 어레이(1100)의 리드 동작은 반도체 장치(1000)로 인가되는 클록 신호(CLK)의 천이(Transition) 타이밍에 기반하여 개시될 수 있다. 예컨대, 반도체 장치(1000)로 외부 전압(Vext)이 인가되며, 상기 외부 전압(Vext)에 응답하여 반도체 장치(1000)을 구동하기 위한 구동 신호(powerup)가 활성화된다. 이와 함께, 외부로부터 클록 신호(CLK)가 반도체 장치(1000)로 제공되며, 반도체 장치(1000)는 구동 신호(powerup)의 활성화 시점 이후 클록 신호(CLK)의 소정 횟수의 천이에 응답하여 안티퓨즈 어레이(1100)의 리드 동작이 개시될 수 있다. 도 3의 (b)에서는 구동 신호(powerup)의 활성화 시점 이후 클록 신호(CLK)의 다섯 번째의 라이징 에지(Rising edge) 에서 안티퓨즈 어레이(1100)의 리드 동작이 개시되는 예가 도시된다.

도 3의 (c)는 안티퓨즈 어레이(1100)를 억세스하기 위한 워드라인 신호의 일예를 나타내는 파형도이다. 도 3의 (c)에 도시된 바와 같이, 내부 전압(Vint)이 목표 레벨로 도달하면 반도체 장치(1000) 내에 구비되는 발진기(미도시)에 의해 클록 신호(PCLK)가 생성되며, 생성된 클록 신호(PCLK)를 통해 워드라인 신호가 생성될 수 있다. 워드라인들(WL1 ~ WLm) 각각에 제공되는 워드라인 신호에 따라, 첫 번째 워드라인(WL1)부터 m 번째 워드라인(WLm)이 순차적으로 활성화되는 예가 도시된다.

도 4a,b는 도 1의 제1 및 제2 레지스터부의 일 구현예를 나타내는 블록도이다. 도 4a,b에서는 안티퓨즈 어레이(1100)의 각각의 비트라인에 대응하여 하나의 센스앰프 회로가 배치되는 경우의 제1 및 제2 레지스터부의 일 구현예가 도시된다.

도 4a에 도시된 바와 같이, 센스앰프부(1300)는 n 개의 비트라인(BL1 ~ BLn) 각각에 대응하여 배치되는 센스앰프 회로(S/A)를 포함한다. 안티퓨즈 어레이(1100)의 어느 하나의 로우에 위치하는 n 개의 안티퓨즈(1110)의 정보는 n 개의 비트라인(BL1 ~ BLn)을 통해 센스앰프부(1300)에 병렬로 제공된다. 제1 레지스터부(1400)는 n 개의 레지스터(S/R1 ~ S/Rn)로 이루어지는 쉬프트 레지스터를 포함하며, 센스앰프부(1300)로부터의 퓨즈 데이터(OUT1 ~ OUTn)는 n 개의 레지스터(S/R1 ~ S/Rn)로 병렬 제공된다.

제1 레지스터부(1400)는, 병렬하게 수신된 퓨즈 데이터(OUT1 ~ OUTn)를 하나의 비트씩 순차적으로 제2 레지스터부(1500)로 제공한다. 제1 레지스터부(1400)는 그 내부에 저장된 퓨즈 데이터(OUT1 ~ OUTn)를 소정의 제1 전달 클록신호(Transfer CLK1)에 응답하여 하나의 비트씩 제2 레지스터부(1500)로 제공한다. 예컨대, n 번째 레지스터(S/Rn)의 퓨즈 데이터(OUTn)가 제2 레지스터부(1500)로 제공되고, 이후 (n-1) 내지 첫 번째 퓨즈 데이터(OUTn-1 ~ OUT1)가 순차적으로 제2 레지스터부(1500)로 제공된다. 상기와 같은 동작에 의하여, 안티퓨즈 어레이(1100)의 첫 번째 로우의 n 개의 안티퓨즈(1110)의 정보가 제2 레지스터부(1500)로 제공되면, 안티퓨즈 어레이(1100)의 두 번째 로우의 n 개의 안티퓨즈(1110)의 정보가 제1 레지스터부(1400)를 통해 제2 레지스터부(1500)로 제공된다. 이와 유사한 방식에 따라 안티퓨즈 어레이(1100)의 나머지 로우들의 안티퓨즈(1110)의 정보가 제2 레지스터부(1500)로 제공된다.

제2 레지스터부(1500)는 소정의 제2 전달 클록신호(Transfer CLK2)에 응답하여 퓨즈 데이터(OUT1 ~ OUTn)를 수신하고 또한 수신된 퓨즈 데이터(OUT1 ~ OUTn)를 이동시킨다. 제2 전달 클록신호(Transfer CLK2)는 전술한 제1 전달 클록신호(Transfer CLK1)와 동일한 주기 및/또는 위상을 갖는 클록신호일 수 있다. 제2 레지스터부(1500)는 안티퓨즈 어레이(1100)에 구비되는 안티퓨즈(1110)의 개수에 상응하는 레지스터들을 포함할 수 있다. 예컨대, 안티퓨즈 어레이(1100)가 m 개의 로우 및 n 개의 칼럼에 대응하는 안티퓨즈(1110)를 포함하는 경우, 상기 제2 레지스터부(1500)는 m*n 개의 레지스터들(S/R1 ~ S/Rm*n)을 구비할 수 있다.

제2 레지스터부(1500)의 제1 레지스터(S/R1)는 제2 전달 클록신호(Transfer CLK2)에 응답하여 퓨즈 데이터(OUT1 ~ OUTn)를 수신하여 저장하고, 또한 그에 저장된 퓨즈 데이터(OUT1 ~ OUTn)를 인접한 레지스터(예컨대, 제2 레지스터 S/R2)로 전달한다. 상기와 같은 순차적인 수신 및 전달 동작에 의하여 안티퓨즈 어레이(1100)로부터의 퓨즈 데이터(OUT1 ~ OUTn)가 모두 제2 레지스터부(1500)에 저장된다. 예컨대, 안티퓨즈 어레이(1100)가 첫 번째 로우부터 m 번째 로우 방향으로 순차적으로 선택되는 경우, 제2 레지스터부(1500)는 안티퓨즈 어레이(1100)의 첫 번째 로우부터 m 번째 로우 방향으로의 퓨즈 데이터(OUT1 ~ OUTn)를 순차적으로 저장한다. 제2 레지스터부(1500)에 저장된 퓨즈 데이터(OUT1 ~ OUTn)는 반도체 장치(1000)의 동작 환경을 설정하기 위한 각종 정보로서 이용된다.

도 4b는 제1 레지스터부(1400)와 제2 레지스터부(1500) 사이의 퓨즈 데이터 전달을 달리 구현한 예를 나타낸다. 도 4b에 도시된 바와 같이, 제1 레지스터부(1400)는 n 개의 레지스터들을 포함하는 반면에, 제2 레지스터부(1500)는 쉬프트 레지스터를 구성하는 m*n 개의 레지스터들을 포함할 수 있다. 제1 레지스터부(1400)는 어느 하나의 로우의 퓨즈 데이터(OUT1 ~ OUTn)를 제2 레지스터부(1500)의 일부의 레지스터들(예컨대 n 개의 레지스터들)로 병렬하게 전달할 수 있다. 제2 레지스터부(1500)로 병렬하게 전달된 퓨즈 데이터(OUT1 ~ OUTn)는 하나의 비트씩 쉬프트된다. 상기 어느 하나의 로우의 퓨즈 데이터(OUT1 ~ OUTn)가 모두 쉬프트되면, 다음의 로우의 퓨즈 데이터(OUT1 ~ OUTn)가 제1 레지스터부(1400)에서 제2 레지스터부(1500)로 병렬하게 전달된다.

도 4a와 도 4b를 비교하면, 도 4a에서는 제1 레지스터부(1400)가 퓨즈 데이터를 하나의 비트씩 순차적으로(또는 직렬하게) 제2 레지스터부(1500)로 전달하나, 도 4b에서는 제1 레지스터부(1400)가 퓨즈 데이터를 n 개의 비트 단위로 순차적으로(또는 직렬하게) 제2 레지스터부(1500)로 전달한다. 이하의 실시예에서는, 제1 레지스터부(1400)가 쉬프트 레지스터로 구현되어, 제1 레지스터부(1400)가 하나의 비트씩 퓨즈 데이터를 제2 레지스터부(1500)로 전달하는 것으로 설명한다.

도 5는 도 1의 센스앰프부의 다른 구현예를 나타내는 블록도이다. 도 5는 안티퓨즈 어레이(1100)의 각각의 비트라인에 대응하여 두 개의 센스앰프 회로가 배치되는 실시예가 도시된다.

도 5에 도시된 바와 같이, 안티퓨즈 어레이(1100)로부터 리드된 정보가 n 개의 비트라인(BL1 ~ BLn)을 통해 전달되며, 센스앰프부(1300)는 n 개의 비트라인(BL1 ~ BLn)의 정보를 감지/증폭하여 퓨즈 데이터를 발생한다. 센스앰프부(1300)는 각각의 비트라인에 대응하여 오드(ODD)용 센스앰프 회로와 이븐(EVEN)용 센스앰프 회로가 배치될 수 있다. 예컨대, n 개의 비트라인(BL1 ~ BLn)에 대응하여, 센스앰프부(1300)는 n 개의 오드(ODD)용 센스앰프 회로(1311_1 ~ 1311_n)와 n 개의 이븐(EVEN)용 센스앰프 회로(1312_1 ~ 1312_n)를 포함할 수 있다. 오드(ODD)용 센스앰프 회로(1311_1 ~ 1311_n) 각각은 안티퓨즈 어레이(1100)의 홀수 번째 로우의 안티퓨즈(1110)로부터 제공되는 정보를 감지/증폭하며, 이븐(EVEN)용 센스앰프 회로(1312_1 ~ 1312_n) 각각은 안티퓨즈 어레이(1100)의 짝수 번째 로우의 안티퓨즈(1110)로부터 제공되는 정보를 감지/증폭할 수 있다.

안티퓨즈 어레이(1100)의 첫 번째 로우가 선택되면, 상기 첫 번째 로우의 정보가 오드(ODD)용 센스앰프 회로(1311_1 ~ 1311_n)에 의해 감지/증폭되고, 그 결과가 오드(ODD) 퓨즈 데이터(OUT1_O ~ OUTn_O)로서 도 1의 제1 레지스터부(1400)로 제공된다. 이후, 안티퓨즈 어레이(1100)의 두 번째 로우가 선택되면, 상기 두 번째 로우의 정보가 이븐(EVEN)용 센스앰프 회로(1312_1 ~ 1312_n)에 의해 감지/증폭되고, 그 결과가 이븐(EVEN) 퓨즈 데이터(OUT1_E ~ OUTn_E)로서 도 1의 제1 레지스터부(1400)로 제공된다.

한편, 각각의 센스앰프 회로는 래치 형태의 회로(1322)로 구현될 수 있다. 안티퓨즈 어레이(1100)의 로우에 대응하여 선택적으로 동작하기 위하여 선택 트랜지스터(1321)가 각각의 센스앰프 회로에 배치될 수 있다. 상기 선택 트랜지스터(1321)는 이븐/오드 신호(EVEN/ODD)에 응답하여 스위칭된다. 예컨대 소정의 센스앰프 회로가 안티퓨즈 어레이(1100)의 짝수 번째의 로우의 정보를 감지/증폭하는 경우 상기 센스앰프 회로의 선택 트랜지스터(1321)는 이븐 신호(EVEN)에 응답하여 스위칭된다.

도 6은 도 5의 센스앰프부로부터의 퓨즈 데이터를 수신하는 제1 및 제2 레지스터부의 일 구현예를 나타내는 회로도이다. 도 6에 도시된 바와 같이, 제1 레지스터부(1400)는, 센스앰프부(1300)로부터 오드(ODD) 퓨즈 데이터(OUT1_O ~ OUTn_O) 및 이븐(EVEN) 퓨즈 데이터(OUT1_E ~ OUTn_E)를 수신한다. 제1 레지스터부(1400)는, 오드(ODD) 퓨즈 데이터(OUT1_O ~ OUTn_O)를 수신하는 n 개의 오드 레지스터(1411_1 ~ 1411_n)와 이븐(EVEN) 퓨즈 데이터(OUT1_E ~ OUTn_E)를 수신하는 n 개의 이븐 레지스터(1412_1 ~ 1412_n)를 포함한다. 제1 레지스터부(1400)는 제1 전송 클록 신호(Transfer CLK1)에 응답하여 퓨즈 데이터를 저장하고 이동시킨다. 예컨대 오드(ODD)용 제1 전송 클록 신호와 이븐(EVEN)용 제1 전송 클록 신호가 제1 레지스터부(1400)로 제공될 수 있다. 또한, 제1 레지스터부(1400)는 오드 레지스터와 이븐 레지스터로부터의 퓨즈 데이터를 선택적으로 출력하기 위한 멀티플렉서(1430)를 더 구비할 수 있다. 멀티플렉서(1430)는 이븐/오드 신호(EVEN/ODD)에 응답하여 동작할 수 있다.

제2 레지스터부(1500)는 m*n 개의 레지스터들(1511_1 ~ 1511_mn)을 포함할 수 있으며, 제1 레지스터부(1400)로부터 퓨즈 데이터를 하나의 비트씩 순차적으로 입력받는다. 제2 레지스터부(1500)는 제2 전송 클록 신호(Transfer CLK2)에 응답하여 동작할 수 있다. 안티퓨즈 어레이(1100)의 홀수 번째의 로우가 선택되면, 제2 레지스터부(1500)는 제1 레지스터부(1400)로부터 오드(ODD) 퓨즈 데이터(OUT1_O ~ OUTn_O)를 하나의 비트씩 순차적으로 수신하고, 수신된 퓨즈 데이터(OUT1_O ~ OUTn_O)를 인접한 레지스터로 이동시킨다. 또한, 안티퓨즈 어레이(1100)의 짝수 번째의 로우가 선택되면, 제2 레지스터부(1500)는 제1 레지스터부(1400)로부터 이븐(EVEN) 퓨즈 데이터(OUT1_E ~ OUTn_E)를 하나의 비트씩 순차적으로 수신하고, 수신된 퓨즈 데이터(OUT1_E ~ OUTn_E)를 인접한 레지스터로 이동시킨다. 상기와 같은 동작에 따라, 제2 레지스터부(1500)에는 안티퓨즈 어레이(1100)의 전체 퓨즈 데이터가 저장된다. 제2 레지스터부(1500)에 저장된 퓨즈 데이터 중 일부는 결함 셀을 리던던트 셀로 대체하기 위한 페일 어드레스 정보(Info_FA)로 이용되며, 다른 일부는 전압 레벨을 트리밍하기 위한 트리밍 정보(Info_DC)로 이용될 수 있다. 또한, 제2 레지스터부(1500)에 저장된 다른 퓨즈 데이터를 이용하여 반도체 장치(1000)의 각종 동작 환경을 설정할 수 있다.

도 7은 도 1의 반도체 장치를 동작하기 위한 각종 신호의 특성을 나타내는 파형도이다. 도 1의 반도체 장치 및 도 6의 제1 및 제2 레지스터부를 참조로 하여 도 7의 파형도를 설명하면 다음과 같다. 여기서, 안티퓨즈 어레이의 칼럼의 개수는 4 개인 것으로 가정한다.

반도체 장치(1000)로 파워가 인가되면, 반도체 장치(1000) 내의 내부 전압(Vint)이 증가하며, 상기 내부 전압(Vint)이 소정 레벨에 도달하면 반도체 장치(1000) 내의 발진기(미도시)로부터 클록 신호(PCLK)가 발생된다. 또한, 클록 신호(PCLK)를 이용하여 다른 각종 신호들이 생성될 수 있다. 예컨대, 클록 신호(PCLK)를 이용하여 안티퓨즈 어레이(1100)의 로우를 선택하기 위한 로우 어드레스를 생성하며, 또한 제1 및 제2 레지스터부(1400, 1500)를 동작하기 위한 제1 및 제2 전송 클록신호(Transfer CLK1, Transfer CLK2)를 생성할 수 있가 활성화된다. 예컨대, 안티퓨즈 어레이(1100)의 첫 번째 로우부터 m 번째 로우를 순차적으로 선택하기 위하여, 제1 내지 제m 로우 어드레스가 순차적으로 활성화된다.

먼저, 안티퓨즈 어레이(1100)의 첫 번째 로우(1st Row)가 선택됨에 따라, 상기 첫 번째 로우(1st Row)로부터의 퓨즈 데이터가 제1 레지스터부(1400)의 오드 레지스터(1411_1 ~ 1411_n)에 저장된다. 이후, 안티퓨즈 어레이(1100)의 두 번째 로우(2nd Row)가 선택되며, 상기 두 번째 로우(2nd Row)로부터의 퓨즈 데이터가 제1 레지스터부(1400)의 이븐 레지스터(1412_1 ~ 1412_n)에 저장된다. 또한, 두 번째 로우(2nd Row)의 활성화 구간 동안 멀티플렉서(1430)으로 제공되는 오드 신호(MUX_Odd)가 활성화되며, 이에 따라 오드 레지스터(1411_1 ~ 1411_n)에 저장된 첫 번째 로우(1st Row)의 퓨즈 데이터가 제2 레지스터부(1500)로 제공된다. 이와 유사하게, 안티퓨즈 어레이(1100)의 세 번째 로우(3rd Row)가 선택되면, 상기 세 번째 로우(3rd Row)로부터의 퓨즈 데이터가 제1 레지스터부(1400)의 오드 레지스터(1411_1 ~ 1411_n)에 저장된다. 또한, 멀티플렉서(1430)로 제공되는 이븐 신호(MUX_EVEN)가 활성화됨에 따라 이븐 레지스터(1412_1 ~ 1412_n)에 저장된 두 번째 로우(2nd Row)의 퓨즈 데이터가 제2 레지스터부(1500)로 제공된다.

한편, 제1 레지스터부(1400)를 제어하기 위한 제1 전송 클록 신호(Transfer CLK1_ODD, EVEN)는 안티퓨즈 어레이(1100)의 어느 하나의 로우가 활성화되는 구간 동안 칼럼의 개수(예컨대 4 개)와 동일한 펄스 수를 가질 수 있다. 또한, 제2 전송 클록 신호(Transfer CLK2)는 제1 레지스터부(1400)로부터 제2 레지스터부(1500)로 퓨즈 데이터가 전송되는 동안 활성화될 수 있다. 또한, 반도체 장치(1000)의 파워 업 이후 안티퓨즈 어레이(1100)의 모든 정보가 리드되면 발진기(미도시)가 오프되고, 이에 따라 상기 클록 신호(PCLK)가 비활성화될 수 있다.

도 8은 본 발명의 일실시예에 따른 반도체 장치의 동작 환경 설정에 관계된 전체 동작을 나타내는 블록도이다. 반도체 장치(1000)로 전원이 인가됨에 따라, 레벨 검출부(1610)는 내부 전압(Vint)의 레벨을 검출하고 그 검출결과를 발생한다. 발진기(1620)는 상기 검출 결과에 응답하여 발진 신호를 생성한다. 상기 발진 신호는 클록신호 발생부(1630)로 제공되며, 클록신호 발생부(1630)는 상기 발진 신호를 이용하여 각종 클록신호들을 발생한다. 예컨대, 클록신호 발생부(1630)는 발진 신호를 이용하여 도 7의 클록 신호(PCLK)를 발생하며, 또한 클록 신호(PCLK)에 기반하여 안티퓨즈 어레이(1100)로 제공되는 워드라인 신호를 발생한다. 또한, 상기 클록 신호(PCLK)에 기반하여 제1 및 제2 레지스터부(1400, 1500)로 각각 제공되는 전송 클록 신호를 발생할 수 있한다. 또한, 클록신호 발생부(1630)는 퓨즈 데이터의 전달 완료시 발진기(1620)를 오프하기 위한 오프 제어신호(OSC_OFF)를 발생할 수 있다.

안티퓨즈 어레이(1100)로부터 리드된 퓨즈 데이터(OUT)는 제1 레지스터부(1400)를 거쳐 제2 레지스터부(1500)로 제공되며, 제2 레지스터부(1500)에 저장된 퓨즈 데이터(OUT)는 반도체 장치(1000)의 각종 동작 환경을 설정하기 위한 정보로서 이용된다. 예컨대, 제2 레지스터부(1500)의 일부의 퓨즈 데이터를 포함하는 제1 정보는 어드레스 비교기(1710)로 제공된다.

제1 정보는 반도체 장치(1000)에 구비되는 메모리 셀 어레이(미도시)의 결함이 발생한 셀의 어드레스 정보를 포함한다. 어드레스 비교기(1710)는 리드나 라이트 등을 위해 현재 수신되는 어드레스와 상기 제1 정보를 비교하고, 그 비교 결과에 따라 결함 셀을 리던던트 셀로 대체하는 동작을 수행한다.

또한, 제2 레지스터부(1500)의 다른 일부의 퓨즈 데이터를 포함하는 제2 정보는 전압 조절부(1720)로 제공된다. 전압 조절부(1720)는 제2 정보를 이용하여 그 레벨이 조절된 전압 신호를 발생한다.

또한, 제2 레지스터부(1500)의 또 다른 일부의 퓨즈 데이터를 포함하는 제3 정보는 테스트 모드 제어부입출력 설정부(1730)로 제공될 수 있다. 입출력 설정부테스트 모드 제어부(1730)는 제3 정보를 이용하여 반도체 장치(1000)의 테스트와 관계된 각종 동작데이터 입출력(예컨대, 동시 입출력되는 데이터의 비트 수)과 관계된 환경을 설정을 제어한다. 이외에도, 제2 레지스터부(1500)에 저장된 각종 정보들을 이용하여 반도체 장치(1000)의 기타 동작 환경이 설정된다.

도 9는 본 발명의 다른 실시예에 따른 반도체 장치를 나타내는 블록도이다. 도 9의 반도체 장치(2000)는 안티퓨즈 어레이의 리드 동작시 일부 로우를 마스킹하는 실시예를 나타낸다. 도 9의 반도체 장치(2000)를 설명함에 있어서, 전술한 구성과 동일한 구성에 대해서는 그 동작 또한 동일하거나 유사하므로 이에 대한 자세한 설명은 생략한다.

도 9의 (a)에 도시된 바와 같이, 반도체 장치(2000)는 안티퓨즈 어레이(2100), 제1 레지스터부(2400) 및 제2 레지스터부(2500)를 구비한다. 안티퓨즈 어레이(2100)의 정보를 감지/증폭하는 센스앰프부(미도시)는 안티퓨즈 어레이(2100) 내에 포함될 수 있다. 또한, 워드라인 신호 발생부(2600)는 클록 신호(PCLK)와 마스킹 신호(MASK)를 이용하여 워드라인 신호(WL[1:m])를 발생하고, 이를 안티퓨즈 어레이(2100)로 제공한다.

안티퓨즈 어레이(2100)에는 반도체 장치(2000)의 동작과 관계된 각종 정보들이 저장된다. 도 9의 (b)에 도시된 바와 같이, 안티퓨즈 어레이(2100)는 다수 개의 안티퓨즈(2110)를 구비하고, 각각의 안티퓨즈(2110)는 퓨즈 트랜지스터(2111) 및 선택 트랜지스터(2112)를 포함할 수 있다. 안티퓨즈 어레이(2100)의 일부의 로우(WL1 ~ WLa)에는 결함 셀의 어드레스 정보가 저장되며, 안티퓨즈 어레이(2100)의 다른 일부의 로우(WLa+1 ~ WLb)에는 전압 신호를 트리밍하기 위한 정보가 저장되며, 또한 안티퓨즈 어레이(2100)의 또 다른 일부의 로우(WLc ~ WLm)에는 반도체 장치(2000)의 테스트와 관계된 각종 동작을 제어하기 위한 정보가 각종 동작 환경을 설정하기 위한 정보가 저장될 수 있다.

본 발명의 실시예에 따른 반도체 장치(2000)는 안티퓨즈 어레이(2100)가 다수의 로우 및 칼럼으로 이루어지는 어레이 구조를 가지므로, 안티퓨즈 어레이(2100)에 대한 랜덤 억세스가 가능하다. 이에 따라, 워드라인 신호 발생부(2600)에 마스킹 신호(MASK)를 제공하여, 워드라인 신호(WL[1:m]) 중 일부가 비활성화되도록 할 수 있다. 또한, 비활성화된 워드라인 신호에 대응하는 안티퓨즈 어레이(2100)의 정보가 리드되지 않도록 한다. 예컨대, 본 발명의 반도체 장치(2000)가 채용된 메모리 시스템 구동시, 안티퓨즈 어레이(2100)에 저장된 정보 중 반도체 장치(2000) 내부의 전압 신호를 트리밍하기 위한 정보를 사용하지 않는 경우, 안티퓨즈 어레이(2100)의 일부의 로우(WLa+1 ~ WLb)의 선택 타이밍 동안 상기 마스킹 신호(MASK)를 활성화시킴으로써, 안티퓨즈 어레이(2100)로 제공되는 일부의 워드라인 신호(WL[a+1:b])가 비활성화되도록 한다.

도 10은 도 9의 반도체 장치의 동작의 일예를 나타내는 타이밍도이다. 반도체 장치(2000)는 각종 클록 신호들을 발생하는 클록 발생회로(미도시)를 구비하며, 도 10에 도시된 바와 같이, 내부 전압(Vint)이 증가하여 소정 레벨에 도달하면 클록 신호(PCLK)가 생성된다. 상기 클록 신호(PCLK)에 기반하여 안티퓨즈 어레이(2100)로 제공되는 워드라인 신호(WL[1:m])가 활성화된다. 또한, 클록 신호(PCLK)를 이용하여 일정 구간 동안 활성화되는 마스킹 신호(MASK)를 발생할 수 있으며,가 활성화되며, 마스킹 신호(MASK)의 활성화 구간 동안 워드라인 신호(WL[1:m])가 비활성화된다. 예컨대데, 마스킹 신호(MASK)의 활성화 구간 동안 제a+1 내지 제b 워드라인 신호(WL[a+1:b])가 비활성화된다. 이에 따라, 안티퓨즈 어레이(2100)의 제a+1 내지 제b 로우에 대해서는 억세스 동작이 수행되지 않는다.

도 11은 본 발명의 일실시예에 따른 반도체 장치의 동작 방법을 나타내는 플로우차트이다. 상기 반도체 장치는 안티퓨즈 어레이를 구비하며, 상기 안티퓨즈 어레이는 다수의 로우(Row) 및 칼럼(Column)이 교차하는 위치에 안티퓨즈(1110)가 배치되는 어레이(Array) 구조를 갖는다.

도 11에 도시된 바와 같이, 반도체 장치로 파워가 인가되면 안티퓨즈 어레이에 대한 리드 동작이 수행된다(S11). 안티퓨즈 어레이는 로우(Row) 단위로 리드될 수 있다. 예컨대, 안티퓨즈 어레이의 첫 번째 로우의 퓨즈 데이터가 센스앰프 회로를 거쳐 제1 레지스터부로 병렬 전달된다(S12). 제1 레지스터부에 저장된 퓨즈 데이터는 하나의 비트씩 순차적으로 직렬하게 제2 레지스터부로 전달되며, 상기와 같은 동작이 반복되어 안티퓨즈 어레이에 저장된 모든 퓨즈 데이터가 제2 레지스터부에 저장된다(S13). 제1 레지스터부는 하나의 비트씩 직렬하게 제2 레지스터부로 퓨즈 데이터를 전달할 수 있으며, 또는 n 개의 비트씩 직렬하게 제2 레지스터부로 퓨즈 데이터를 전달할 수 있다.

제2 레지스터부에 저장된 퓨즈 데이터는 반도체 장치의 동작 환경을 설정하기 위해 사용된다. 예컨대, 일부의 퓨즈 데이터는 메모리 셀 어레이에 발생한 결함 셀을 리던던시 셀로 대체하기 위한 결함 어드레스 정보일 수 있으며, 상기 결함 어드레스 정보는 어드레스 비교기로 제공된다(S14). 어드레스 비교기는 상기 결함 어드레스 정보와 현재 수신되는 어드레스를 서로 비교하고, 그 비교결과에 따라 결함 어드레스는 리던던트 어드레스로 교환된다(S15). 도 11에 도시되지는 않았으나, 제2 레지스터부에 저장된 다른 퓨즈 데이터는 반도체 장치의 다른 동작 환경을 설정하기 위해 사용될 수 있다.

도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 동작 방법을 나타내는 플로우차트이다. 도 12에 도시된 바와 같이, 안티퓨즈 어레이의 정보를 리드하기 위하여 워드라인 신호가 안티퓨즈 어레이로 제공된다(S21). 예컨대, 안티퓨즈 어레이가 m 개의 로우를 포함하는 경우, 제1 내지 제m 워드라인 신호가 안티퓨즈 어레이로 순차적으로 제공될 수 있다.

안티퓨즈 어레이의 일부 로우들은 실제 반도체 장치의 동작 환경 설정에 이용되지 않을 수 있다. 예컨대, 안티퓨즈 어레이의 모든 로우에 반도체 장치의 동작 환경 설정에 관련된 정보가 저장되더라도, 반도체 장치가 채용된 시스템의 동작 특성에 따라 안티퓨즈 어레이의 일부의 정보들은 이용되지 않을 수 있다. 이에 따라, 이용되지 않는 정보를 저장한 안티퓨즈 어레이의 일부 로우들을 마스킹한다(S22). 또한, 일부 로우들이 마스킹됨에 따라 안티퓨즈 어레이의 다른 일부 로우들에 대한 리드 동작이 수행된다(S23).

안티퓨즈 어레이로부터 선택적으로 리드된 퓨즈 데이터는 제1 레지스터부로 병렬하게 제공된다(S24). 또한, 제1 레지스터부에 저장된 퓨즈 데이터는 하나의 비트씩 순차적으로 직렬하게 제2 레지스터부로 제공된다(S25). 제2 레지스터부에 저장된 퓨즈 데이터를 이용하여 반도체 장치의 동작 환경이 설정된다(S26).

전술한 실시예들에서는 안티퓨즈 어레이를 퓨즈 어레이의 예로써 설명하였다. 하지만, 본 발명은 안티퓨즈에만 국한되는 것이 아니다. 예를 들어, 일반적인 이-퓨즈(E-Fuse)나 레이저 퓨즈(Laser fuse) 등이 이에 해당할 것이다.

도 13은 본 발명의 일실시예에 따른 반도체 장치의 구체적인 구성을 나타내는 블록도이다. 도 13에 도시된 바와 같이, 상기 반도체 장치(3000)는 데이터를 저장하기 위한 셀 어레이(3100), 셀 어레이(3100)의 워드라인 및 비트라인을 구동하기 위한 로우 및 칼럼 디코더(3110, 3120), 리던던트 셀을 구동하기 위한 스페어 로우 및 칼럼 디코더(3131, 3132), 및 결함 셀의 어드레스 정보와 외부의 어드레스를 비교하기 위하여 로우 및 칼럼 어드레스 비교부(3141, 3142)를 구비한다. 또한, 상기 반도체 장치(3000)는 다수의 로우(Row) 및 칼럼(Column)을 포함하는 퓨즈 어레이(3210), 퓨즈 어레이(3210)의 정보를 감지/증폭하는 센스앰프부(3220), 퓨즈 데이터를 수신하고 저장하는 제1 및 제2 레지스터부(3230, 3241, 3242)를 구비할 수 있다. 도 13에 도시된 퓨즈에 관계된 각종 블록들, 예컨대 퓨즈 어레이(3210), 센스앰프부(3220), 제1 및 제2 레지스터부(3230, 3241, 3242)는 안티퓨즈를 적용한 전술한 실시예들 중 어느 하나가 적용될 수 있다.

제1 레지스터부(3230)는 센스앰프부(3220)의 출력에 연결되며, 제1 레지스터부(3230)에 구비되는 레지스터의 개수는 퓨즈 어레이(3210)의 칼럼에 개수에 관계된다. 예컨대, 퓨즈 어레이(3210)가 n 개의 칼럼을 구비하고, 하나의 칼럼에 대응하여 오드용 센스앰프 회로와 이븐용 센스앰프 회로가 배치될 수 있으며, 이 경우 제1 레지스터부(3230)는 2*n 개의 레지스터를 포함할 수 있다. 또한, n 개의 오드용 레지스터와 n 개의 이븐용 레지스터로부터의 퓨즈 데이터를 선택하기 위한 멀티플렉서가 제1 레지스터부(3230)에 더 포함될 수 있다.

제2 레지스터부(3241, 3242)는 제1 레지스터부(3230)로부터 퓨즈 데이터를 하나의 비트씩 순차적으로 수신하고 이를 저장한다. 또한, 제2 레지스터부(3241, 3242)는 퓨즈 데이터를 필요로 하는 각종 회로블록에 인접하여 배치될 수 있다. 예컨대 결함 셀의 로우 어드레스 정보를 저장하는 일부의 레지스터들(3241)은 로우 어드레스 비교부(3141)에 인접하게 배치될 수 있다. 또한, 결함 셀의 칼럼 어드레스 정보를 저장하는 일부의 레지스터들(3242)은 칼럼 어드레스 비교부(3142)에 인접하게 배치될 수 있다.

로우 어드레스 비교부(3141)는 외부로부터 제공되는 로우 어드레스를 결함 셀의 로우 어드레스 정보와 비교하고, 그 비교 결과에 따라 로우 디코더(3110) 또는 스페어 로우 디코더(3131)를 구동한다. 이와 유사하게, 칼럼 어드레스 비교부(3142)는 외부로부터 제공되는 칼럼 어드레스를 결함 셀의 칼럼 어드레스 정보와 비교하고, 그 비교 결과에 따라 칼럼 디코더(3120) 또는 스페어 칼럼 디코더(3132)를 구동한다. 로우 및 칼럼 어드레스 비교부(3141, 3142) 각각은 외부로부터의 어드레스의 비트와 결함 셀의 칼럼 어드레스 정보의 비트를 비교하기 위한 다수 개의 논리 소자를 포함한다. 예컨대, 상기 논리 소자는 익스클루시브 오어(Exclusive OR) 연산기를 포함할 수 있다.

도 14는 본 발명의 다른 실시예에 따른 반도체 장치의 구체적인 구성을 나타내는 블록도이다. 도 14에 도시된 바와 같이, 상기 반도체 장치(4000)는 데이터를 저장하기 위한 셀 어레이(4100)와, 상기 셀 어레이(4100)를 구동하기 위한 각종 회로블록들, 예컨대 로우 및 칼럼 디코더(4110, 4120), 스페어 로우 및 칼럼 디코더(4131, 4132), 및 로우 및 칼럼 어드레스 비교부(4141, 4142)를 구비한다. 반도체 장치(4000)는 퓨즈 어레이(4210), 센스앰프부(4220), 제1 및 제2 레지스터부(4230, 4241, 4242, 4243)를 구비하며, 또한 장치 내부에서 사용되는 전압 신호(예컨대, 기준 전압(Reference Voltage))를 발생하는 전압 발생회로(4300)를 구비할 수 있다.

퓨즈 어레이(4210)에 저장된 정보는 센스앰프부(4220) 및 제1 레지스터부(4230)를 거쳐 제2 레지스터부(4241, 4242, 4243)로 제공된다. 제1 레지스터부(4230)에 저장된 퓨즈 데이터는 제2 레지스터부(4241, 4242, 4243)에 구비되는 레지스터들의 데이터 쉬프트 동작에 의해 전달된다. 예컨대, 페일 셀의 로우 어드레스 정보는 제1 레지스터 블록(4241) 및 제2 레지스터 블록(4242)을 거쳐 제3 레지스터 블록(4243)으로 전달되며, 페일 셀의 칼럼 어드레스 정보는 제1 레지스터 블록(4241)을 거쳐 제2 레지스터 블록(4242)으로 전달될 수 있다.

상기와 같은 동작에 의하여 퓨즈 데이터가 제2 레지스터부(4241, 4242, 4243)에 저장되면, 상기 반도체 장치(4000)는 제2 레지스터부(4241, 4242, 4243)에 저장된 퓨즈 데이터를 이용하여 동작 환경을 설정한다. 예컨대, 제1 레지스터 블록(4241)에 저장된 퓨즈 데이터는 전압 발생회로(4300)으로 제공되며, 전압 발생회로(4300)는 퓨즈 데이터를 이용하여 레벨이 트리밍된 전압 신호를 발생한다. 또한, 제2 레지스터 블록(4242)에 저장된 퓨즈 데이터는 칼럼 어드레스 비교부(4142)로 제공되며, 또한 제3 레지스터 블록(4243)에 저장된 퓨즈 데이터는 로우 어드레스 비교부(4141)로 제공된다.

도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 구체적인 구성을 나타내는 블록도이다. 도 15에 도시된 바와 같이, 상기 반도체 장치(5000)는 데이터를 저장하기 위한 셀 어레이(5100)와, 로우 및 칼럼 디코더(5110, 5120), 스페어 로우 및 칼럼 디코더(5131, 5132), 및 로우 및 칼럼 어드레스 비교부(5141, 5142)를 구비한다. 반도체 장치(5000)는 퓨즈 어레이(5210), 센스앰프부(5220), 제1 및 제2 레지스터부(5230, 5241, 5242, 5243)를 구비하며, 또한 장치 내부에서 사용되는 전압 신호(예컨대, 기준 전압(Reference Voltage))를 발생하는 전압 발생회로(5300)를 구비할 수 있다. 또한, 상기 반도체 장치(5000)는 하나 이상의 마스킹 회로(5310)를 더 구비할 수 있다.

퓨즈 어레이(5210)에 저장된 정보는 센스앰프부(5220), 제1 레지스터부(5230)를 거쳐 제2 레지스터부(5241, 5242, 5243)로 전달된다. 예컨대, 페일 셀의 로우 어드레스 정보는, 제1 레지스터 블록(5241) 및 제2 레지스터 블록(5242)을 거쳐 제3 레지스터 블록(5243)으로 전달된다. 제1 레지스터 블록(5241)에 저장된 퓨즈 데이터는 전압 발생회로(5300)로 제공되며, 전압 발생회로(5300)는 상기 퓨즈 데이터를 이용하여 레벨이 트리밍된 전압 신호를 발생한다.

전압의 트리밍에 관계된 퓨즈 데이터가 최종적으로 전압 발생회로(5300)로 전달될 것이나, 퓨즈 어레이(5210)에 저장된 정보가 직렬 연결된 제2 레지스터부(5241, 5242, 5243)의 레지스터들을 통해 순차적으로 전달되므로, 다른 정보를 갖는 퓨즈 데이터가 제1 레지스터 블록(5241)에 일시 저장될 수 있다. 이 경우, 제1 레지스터 블록(5241)에 일시 저장된 퓨즈 데이터에 의하여 전압 발생회로(5300)가 전압 신호를 트리밍하여 발생하므로, 퓨즈 데이터가 이동하는 동안 전압 발생회로(5300)는 계속하여 전압 신호를 불필요하게 트리밍한다. 이와 같은 현상을 방지하기 위하여, 마스킹 회로(5310)는 소정의 구간 동안 퓨즈 데이터의 회로 블록으로의 제공을 차단한다.

도 15에서는 마스킹 회로(5310)가 제1 레지스터 블록(5241)(또는 전압 발생회로(5300))에 대응하여 배치되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 마스킹 회로(5310)는 퓨즈 데이터를 수신하는 각종 회로 블록에 대응하여 배치될 수 있다. 예컨대, 퓨즈 데이터의 전달 경로상 다수 종류의 정보를 전달하는 레지스터 블록에 대응하여 배치될 수 있다. 마스킹 회로(5310)는 마스킹 신호(MASK)를 수신하고, 이에 응답하여 퓨즈 데이터의 전달을 제어한다. 마스킹 회로(5310)는 다수 개의 논리 소자를 포함할 수 있다. 예컨대, 도 15에서와 같이 마스킹 회로(5310)는 일 입력단이 마스킹 신호(MASK)에 연결된 NAND 게이트를 포함할 수 있다.

제1 레지스터 블록(5241)에 대응하여 배치되는 마스킹 회로(5310)의 동작을 설명하면 다음과 같다. 퓨즈 어레이(5210)의 다른 정보들이 전달되는 동안 마스킹 신호(MASK)는 로우 상태를 유지한다. 이에 따라, 제1 레지스터 블록(5241)에 저장된 퓨즈 데이터가 전압 발생회로(5300)로 제공되는 것이 차단된다. 이후, 퓨즈 어레이(5210)에 저장된 전압 트리밍에 관계된 정보가 리드되면, 해당 퓨즈 데이터가 센스앰프부(5220) 및 제1 레지스터부(5230)를 거쳐 제1 레지스터 블록(5241)으로 전달된다. 전압 트리밍에 관계된 퓨즈 데이터가 제1 레지스터 블록(5241)으로 전달되는 동안 마스킹 신호(MASK)는 하이 레벨로 변화하며, 이에 따라 상기 퓨즈 데이터가 전압 발생회로(5300)로 제공된다.

도 16은 본 발명의 일실시예에 따른 반도체 장치에 포함되는 구성을 배치하는 일예를 블록도이다. 도 16에 도시된 바와 같이, 상기 반도체 장치(6000)는 셀 어레이(6110)를 포함한다. 셀 어레이(6110)는 다수 개의 메모리 뱅크, 예컨대 4 개의 메모리 뱅크(BANK1 ~ BANK4)를 구비하며, 각각의 메모리 뱅크는 결함 셀을 대체하기 위한 여분의 블록을 포함한다. 또한, 반도체 장치(6000)는 메모리 뱅크(BANK1 ~ BANK4)를 구동하기 위한 각종 회로블록들을 구비한다. 예컨대, 로우 및 칼럼 디코더(6120, 6130), 입출력 제어부(6140), 및 셀 어레이(6110)로 제공되는 전압 신호를 발생하는 전압 발생회로(6150)를 포함한다. 또한, 메모리 뱅크(BANK1 ~ BANK4)의 구동과 관련하여 기타 주변회로들, 예컨대 패드층(6311), 명령/클록 신호 버퍼(6312), 입출력 구동부(6313), 로우 프리 디코더(6314), MRS(6315), 주변 회로에서 사용되는 전압신호를 발생하는 내부 전원 발생부(6316), 및 입력 버퍼(6317) 등이 반도체 장치(6000)에 구비된다. 또한, 전술한 실시예와 관련하여, 상기 반도체 장치(6000)는 퓨즈 어레이(6210), 제1 레지스터부(6220), 제2 레지스터부(6231, 6232, 6233) 등을 더 구비한다.

반도체 장치(6000)는 셀 어레이(6110)가 배치되는 셀 영역과, 셀 어레이(6110)를 구동하기 위한 주변 회로들이 배치되는 페리(peri) 영역을 포함한다.

한편, 셀 영역 또는 셀 영역에 인접하게 퓨즈를 배치하고, 상기 퓨즈를 프로그래밍하여 반도체 장치(6000)의 동작 환경을 설정하기 위한 정보를 저장할 수 있다. 이 경우, 셀 어레이(6110)가 고집적화됨에 따라 셀 영역의 면적이 축소하는 반면에, 퓨즈는 사이즈 감소가 어려우므로 상기 퓨즈에 의한 셀 영역의 면적 축소에 제약이 발생하게 된다. 반면에, 전술한 바와 같은 본 발명의 실시예에 따르면, 퓨즈 어레이(6210) 및 제1 레지스터부(6220)가 반도체 장치(6000)의 페리 영역에 배치될 수 있으며, 제1 레지스터부(6220)에 저장된 퓨즈 데이터가 셀 영역에 인접하게 배치되는 제2 레지스터부(6231, 6232, 6233)로 전달된다.

여기서, 퓨즈 어레이(6210)는 이-퓨즈, 안티 퓨즈 또는 레이저 퓨즈 등으로 구현 가능할 것이다. 이 때, 레이저 퓨즈의 경우는 프로그래밍하기 위한 레이저가 셀 어레이(6110)로 조사되어 셀 특성이 저하되는 문제가 발생할 수 있으므로 이를 고려한 배치가 필요할 것이다.

도 16에는, 퓨즈 데이터의 전달 경로가 제1 및 제2 뱅크(BANK1, BANK2)에 인접하는 제1 경로와 제3 및 제4 뱅크(BANK2, BANK4)에 인접하는 제2 경로를 포함하는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한되지 않고 다양하게 변형이 가능하다.

도 17은 메모리 콘트롤러와 메모리 장치를 포함하는 본 발명의 메모리 시스템의 응용 예를 나타내는 블록도이다. 도 17에서는, 전술한 본 발명의 실시예에 따른 반도체 장치로서 메모리 장치가 적용되는 예를 나타내며, 또한 메모리 장치로서 DRAM 또는 플래시 메모리 장치가 적용되는 예를 나타낸다.

도 17의 (a)의 메모리 시스템(7100A)를 참조하면, 메모리 콘트롤러(7110A)와 메모리 장치(예컨대 DRAM, 7120A) 사이의 버스 프로토콜이 개시되어 있는 바, 메모리 콘트롤러로부터 /CS, CKE, /RAS, /CAS, /WE 등의 제어 신호(C/S, Control signal)와 어드레스 신호(ADDR)가 메모리에 제공된다. 데이터(DQ)는 양방향으로 전송된다. 메모리 장치(7120A)는 어레이 구조를 갖는 안티퓨즈 어레이(미도시)를 포함하며, 메모리 장치(7120A)로 파워가 인가되는 경우 전술한 실시예에서와 같이 안티퓨즈 어레이에 저장된 정보를 이용하여 동작 환경을 설정한다.

도 17의 (b)의 메모리 시스템(7100B)를 참조하면, 메모리 콘트롤러(7110B)로부터 패킷화된 제어 및 어드레스 신호(C/A Packet; Packetized control signals and address signals)가 메모리 장치(7120B)에 제공되고, 데이터(DQ)는 양방향으로 전송된다. 도 17의 (c)의 메모리 시스템(7100C)를 참조하면, 메모리 콘트롤러(7110C)로부터 패킷화된 제어 신호와 어드레스 신호 및 라이트 데이터(C/A/WD Packet; Packetized control signals and address signals and write signals)가 메모리 장치(7120C)에 제공되고, 데이터 출력(Q)은 메모리 장치(7120C)에서 메모리 콘트롤러(7110C)로 단방향으로 전송된다. 도 17의 (d)의 메모리 시스템(7100D)를 참조하면, 메모리 콘트롤러(7110D)로부터 제어 신호(C/S; Control signals)가 메모리 장치(7120D), 예컨대 플래쉬 SRAM(Flash SRAM)에 제공되고, 명령과 어드레스 및 데이터(C/A/DQ)는 양방향으로 전송된다. 상기 도 17의 (b) 내지 (d) 각각의 메모리 장치 또한 퓨즈 어레이를 포함하고, 메모리 장치로 파워 인가시 전술한 실시예에서와 동일 또는 유사한 방법에 따라 동작 환경이 설정된다.

도 18은 본 발명의 반도체 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다. 도 18을 참조하면, 전자 시스템(7200)은 입력 장치(7210), 출력 장치(7220), 프로세서 장치(7230) 및 반도체 메모리 장치(7240)를 포함한다. 반도체 메모리 장치(7240)는 메모리(7241)를 포함하며, 또한 상기 메모리(7241)를 구동하기 위한 메모리 컨트롤러(미도시)를 포함할 수 있다. 프로세서 장치(7230)는 각각 해당하는 인터페이스를 통해서 입력 장치(7210), 출력 장치(7220) 그리고 반도체 메모리 장치(7240)를 제어한다.

메모리(7241)는 전술한 본 발명의 실시예들 중 어느 하나의 반도체 장치가 적용될 수 있다. 전자 시스템(7200)이 동작하면, 프로세서 장치(7230)의 제어에 따라 메모리(7241)로 파워가 인가되며, 메모리(7241) 내부의 퓨즈 어레이에 저장된 정보가 리드되어 반도체 메모리 장치(7240)의 동작 환경을 설정한다.

도 19는 본 발명에 따른 반도체 장치를 사용하는 메모리 카드의 응용 예를 나타내는 블록도이다. 도 19를 참조하면, 메모리 카드(7300)는 인터페이스부(7310), 컨트롤러(7320) 그리고 반도체 메모리 장치(7330)를 포함한다. 반도체 메모리 장치(7330)로서, 비휘발성 메모리 장치가 적용되는 예가 도 14에 도시된다.

인터페이스부(7310)는 메모리 카드(7300)와 호스트(미도시)와의 인터페이싱을 제공한다. 인터페이스부(7310)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비한다. 인터페이스부(7310)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 것이다.

컨트롤러(7320)는 인터페이스부(7310)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받는다. 컨트롤러(7320)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 메모리 장치(7330)를 액세스한다. 컨트롤러(7320)는 반도체 메모리 장치(7330)로부터 읽혀진 데이터(Data)를 인터페이스부(7310)를 경유하여 호스트로 전달할 수 있다. 컨트롤러(7320)는 버퍼 메모리(7321)를 포함할 수 있다.

버퍼 메모리(7321)에는 호스트로부터 제공되는 쓰기 데이터 또는 반도체 메모리 장치(7330)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 메모리 장치(7330)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(7321)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 카드(7300)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(7321)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.

반도체 메모리 장치(7330)는 메모리 카드(7300)의 저장 매체로서 제공된다. 예를 들면, 반도체 메모리 장치(7330)는 저항성 메모리 장치로 구현될 수 있다. 또는, 반도체 메모리 장치(7330)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구현될 수 있다. 반도체 메모리 장치(7330)는 복수의 메모리 장치를 포함할 수 있다. 이 경우, 각각의 반도체 메모리 장치들은 채널 단위로 컨트롤러(7320)와 연결된다. 저장 매체로서 반도체 메모리 장치(7330)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 또한, 상기 메모리 카드(7300)

에는 본 발명의 일실시예에 따른 퓨즈 데이터 처리 방법이 적용될 수 있다. 예컨대 반도체 메모리 장치(7330)가 퓨즈 어레이를 포함하고, 메모리 카드(7300)의 구동이 개시되는 경우 퓨즈 어레이에 저장된 정보들을 리드하여 반도체 메모리 장치(7330)의 동작 환경을 설정할 수 있다.

도 20은 본 발명에 따른 메모리 카드의 다른 응용 예를 나타내는 블록도이다. 도 20을 참조하면, 메모리 카드(7400)는 인터페이스부(7410), 컨트롤러(7420) 그리고 반도체 메모리 장치(7430)를 포함한다. 인터페이스부(7410)와 반도체 메모리 장치(7430)의 구성은 도 19의 그것들과 실질적으로 동일하다. 따라서, 이것들에 대한 설명은 생략하기로 한다.

컨트롤러(7420)는 어드레스 변환 테이블(7421_1)이 구성되는 버퍼 메모리(7421)를 포함한다. 컨트롤러(7420)는 어드레스 변환 테이블(7421_1)을 참조하여 인터페이스부(7410)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환한다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(7420)는 반도체 메모리 장치(7430)를 액세스하게 될 것이다.

도 19 및 도 20에 도시된 메모리 카드(7300, 7400)는 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 노트북 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 카드(7300, 7400)는 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 더 구성될 수 있다.

도 21은 본 발명의 실시예에 따른 메모리 장치 또는 메모리 시스템을 포함한 컴퓨팅 시스템(7500)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(7500)은 시스템 버스(7560)에 전기적으로 연결된 마이크로프로세서(7520), 램(7530), 사용자 인터페이스(7540), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(7550) 및 메모리 시스템(7510)을 포함한다.

메모리 시스템(7510)이나 램(7530)은 데이터를 저장하거나 출력하는 장치로서, 그 내부에 구동하기 위한 다양한 로직회로들을 각각 구비한다. 본 발명에 따른 컴퓨팅 시스템(7500)이 모바일 장치인 경우, 컴퓨팅 시스템(7500)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(7500)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 모바일 디램(Mobile DRAM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(7510)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(7510)은, 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리)로 제공될 수 있다.

컴퓨팅 시스템(7500)에 구비되는 구성들 중 일부에 대해 본 발명의 일실시예에 따른 반도체 장치가 적용될 수 있으며, 예컨대 컴퓨팅 시스템(7500)을 시작하는 경우 메모리 시스템(7510)이나 램(7530)의 동작 환경을 설정함에 있어서 전술한 본 발명의 실시예가 적용될 수 있다. 메모리 시스템(7510)이나 램(7530)은 각각 퓨즈 어레이를 포함하고, 상기 메모리 시스템(7510)이나 램(7530)의 초기 구동시 퓨즈 어레이에 저장된 정보를 리드하고, 리드된 퓨즈 데이터를 동작 환경을 설정하기 위한 정보로서 이용한다.

본 발명에 따른 반도체 장치 및/또는 시스템은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 장치 및/또는 시스템은 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims

다수의 로우 및 칼럼을 갖는 안티퓨즈 어레이;
상기 안티퓨즈 어레이로부터 로우 단위로 퓨즈 데이터를 병렬 수신하는 제1 레지스터부; 및
상기 제1 레지스터부로부터 상기 퓨즈 데이터를 적어도 하나의 비트씩 순차적으로 수신하는 제2 레지스터부를 구비하는 반도체 장치.
제1항에 있어서,
상기 안티퓨즈 어레이는 m 개의 로우 및 n 개의 칼럼을 포함하고,
상기 제1 레지스터부는 a*n 개의 레지스터를 포함하여 상기 안티퓨즈 어레이의 a 개의 로우의 퓨즈 데이터를 저장하는 반도체 장치. (단, m, n 및 a 는 1 이상의 정수)
제2항에 있어서,
상기 제2 레지스터부는 m*n 개의 레지스터를 포함하여 상기 안티퓨즈 어레이의 전체 로우의 퓨즈 데이터를 저장하는 반도체 장치.
제1항에 있어서,
상기 안티퓨즈 어레이는 다수 개의 안티퓨즈(Anti-fuse)를 포함하고의 단위 셀은, 상기 안티퓨즈는 고전압에 연결되는 하나의 퓨즈 트랜지스터와 워드라인 및 비트라인에 연결되는 하나의 선택 트랜지스터를 포함하며고,
상기 고전압, 워드라인 및 비트라인의 전압 레벨에 따라 상기 안티퓨즈단위 셀의 프로그래밍 여부가 결정되는 반도체 장치.
제1항에 있어서,
상기 반도체 장치는, 메모리 셀 어레이가 배치되는 셀 영역과 하나 이상의 주변 회로가 배치되는 페리 영역을 포함하고,
상기 안티퓨즈 어레이는 상기 페리 영역에 배치되며, 상기 제2 레지스터부의 적어도 일부의 레지스터는 상기 셀 영역에 배치되는 반도체 장치.
제1항에 있어서,
상기 안티퓨즈 어레이의 로우를 구동하기 위한 로우 어드레스를 발생하는 어드레스 발생부를 더 구비하고,
상기 안티퓨즈 어레이의 일부의 로우가 마스킹되어 해당 로우 어드레스가 비활성화되는 반도체 장치.
제1항에 있어서,
상기 제2 레지스터부의 일부의 레지스터에 대응하여 배치되는 마스킹 회로를 더 구비하고,
상기 마스킹 회로의 활성화 구간 동안 상기 일부의 레지스터로 상기 퓨즈 데이터가 제공되는 것을 차단하는 반도체 장치.
m 개의 로우 및 n 개의 칼럼을 갖는 안티퓨즈 어레이;
a*n 개의 레지스터를 포함하고, 상기 안티퓨즈 어레이의 a 개의 로우의 퓨즈 데이터를 저장하는 제1 레지스터부;
m*n 개의 레지스터를 포함하고, 상기 제1 레지스터부로부터 상기 퓨즈 데이터를 수신하여 상기 안티퓨즈 어레이의 m 개의 로우의 퓨즈 데이터를 저장하는 제2 레지스터부; 및
상기 제2 레지스터부로부터 퓨즈 데이터를 수신하고, 수신된 퓨즈 데이터를 이용하여 설정 동작을 수행하는 하나 이상의 회로 블록을 구비하는 반도체 장치. (단, m, n 및 a 는 1 이상의 정수)
제8항에 있어서,
상기 반도체 장치는 상기 설정 동작을 수행하는 다수 개의 회로 블록들을 구비하며,
상기 제2 레지스터부는 다수 개의 레지스터 블록들을 구비하고, 각각의 레지스터 블록은 이에 대응하는 회로 블록에 인접하게 배치되는 반도체 장치.
제8항에 있어서,
상기 제1 레지스터부는, n 개의 레지스터를 포함하는 오드(ODD) 레지스터부와 n 개의 레지스터를 포함하는 이븐(EVEN) 레지스터부를 포함하고,
상기 오드(ODD) 레지스터부는 상기 안티퓨즈 어레이의 홀수 번째의 로우의 퓨즈 데이터를 순차적으로 저장하고, 상기 이븐(EVEN) 레지스터부는 상기 안티퓨즈 어레이의 짝수 번째의 로우의 퓨즈 데이터를 순차적으로 저장하는 반도체 장치.