KR20140011237A - 반도체 장치 및 반도체 메모리 장치 - Google Patents

반도체 장치 및 반도체 메모리 장치 Download PDF

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Abstract

반도체 장치는, 비휘발성 메모리부; 상기 비휘발성 메모리부로부터 연속하여 출력되는 데이터를 전달하는 데이터 라인; 및 상기 데이터 라인으로 전달되는 데이터를 클럭에 동기해 쉬프트하며 저장하는 다수의 레지스터를 포함하는 쉬프트 레지스터부를 포함한다.

Description

반도체 장치 및 반도체 메모리 장치{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치에 관한 것으로, 반도체 장치의 비휘발성 메모리에 저장된 데이터를 반도체 장치의 곳곳에 전달하는 기술에 관한 것이다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리장치는 다수의 메모리 셀을 포함하는 셀어레이(110)와, 로우 어드레스(R_ADD)에 의해 선택된 워드라인(word line)을 활성화하기 위한 로우 회로(120), 컬럼 어드레스(C_ADD)에 의해 선택된 비트라인(bit line)의 데이터를 억세스(리드 또는 라이트)하기 위한 컬럼 회로(130)를 포함한다.
로우 퓨즈 회로(140)는 셀어레이(110) 내에서 결함이 있는 메모리 셀에 대응하는 로우 어드레스를 리페어 로우 어드레스(REPAIR_R_ADD)로 저장한다. 로우 비교부(150)는 로우 퓨즈 회로(140)에 저장된 리페어 로우 어드레스(REPAIR_R_ADD)와 메모리장치 외부로부터 입력된 로우 어드레스(R_ADD)를 비교한다. 만약, 리페어 로우 어드레스(REPAIR_R_ADD)와 로우 어드레스(R_ADD)가 일치하면, 로우 비교부(150)는 로우 회로(120)가 로우 어드레스(R_ADD)에 의해 지정되는 워드라인을 대신해 리던던시 워드라인을 활성화하도록 제어한다.
컬럼 퓨즈 회로(160)는 셀어레이 내(110)에서 결함이 있는 메모리 셀에 대응하는 컬럼 어드레스를 리페어 컬럼 어드레스(REPAIR_C_ADD)로 저장한다. 컬럼 비교부(170)는 컬럼 퓨즈 회로(160)에 저장된 리페어 컬럼 어드레스(REPAIR_C_ADD)와 메모리장치 외부로부터 입력된 컬럼 어드레스(C_ADD)를 비교한다. 만약, 리페어 컬럼 어드레스(REPAIR_C_ADD)와 컬럼 어드레스(C_ADD)가 일치하면, 컬럼 비교부(170)는 컬럼 회로(130)가 컬럼 어드레스(C_ADD)에 의해 지정되는 비트라인을 대신해 리던던시 비트라인에 억세스하도록 제어한다.
도 1의 퓨즈 회로들(140, 160)에는 레이저 퓨즈(laser fuse)가 사용된다. 레이저 퓨즈는 퓨즈의 컷팅 여부에 따라 '하이' 또는 '로우'의 데이터를 저장한다. 레이저 퓨즈의 프로그래밍은 웨이퍼 상태에서는 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다. 또한, 레이저 퓨즈는 피치(pitch)의 한계로 인해 작게 설계하는 것이 불가능하다. 이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(E-fuse)인데, 이-퓨즈는 트랜지스터로 형성하거나 캐패시터 저항 등으로 만들 수 있으며, 트랜지스터로 형성할 경우에 게이트와 드레인/소스간의 저항을 변경시켜 데이터를 저장하거나 퓨즈이다.
도 2는 트랜지스터로 구성된 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 2에 도시된 바와 같이, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인(D) 또는 소스(S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전압이 인가되면 트랜지스터(T)의 게이트 옥사이드가 파괴되면서 게이트(G)와 드레인(D)-소스(S)가 쇼트되어 이-퓨즈는 저항(R)으로 동작한다. 따라서, 게이트와 드레인-소스 간에 전류가 흐르게 된다.
이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인(D)-소스(S) 간의 저항값을 통해 이-퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
도 1의 퓨즈 회로들(140, 160)에 이-퓨즈를 적용하는 것은 앞서 논의한 면적상의 이슈들에 의해 쉽지 않다. 그래서, 미국 등록특허 US 6904751, 6777757, 6667902, 7173851, 7269047에 개시된 것과 같이, 이-퓨즈를 어레이로 구성하고(이 경우 증폭기 등의 공유가 가능해 전체 면적이 줄어들 수 있음), 이-퓨즈 어레이에 저장된 데이터를 이용해 리페어 동작을 수행하는 방안이 연구되고 있다.
이-퓨즈 어레이와 같은 비휘발성 메모리를 반도체 장치 내에 구비시키고, 이-퓨즈 어레이에 저장된 데이터(예, 각종 설정정보, 리페어 정보 등)를 이용하기 위해서는, 이-퓨즈 어레이에 저장된 데이터가 반도체 장치 내의 각 부분(이-퓨즈 어레이의 데이터를 이용하는 부분)에 전달되어야 한다.
본 발명의 실시예는 반도체 장치 내에서 이-퓨즈 어레이에 저장된 데이터를 반도체 장치 내의 각 부분에 전송하는 스킴을 제공한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치는, 비휘발성 메모리부; 상기 비휘발성 메모리부로부터 연속하여 출력되는 데이터를 전달하는 데이터 라인; 및 상기 데이터 라인으로 전달되는 데이터를 클럭에 동기해 쉬프트하며 저장하는 다수의 레지스터를 포함하는 쉬프트 레지스터부를 포함할 수 있다. 여기서, 상기 데이터 라인으로는 미리 정해진 데이터 패턴이 초기에 전송되고, 상기 반도체 장치는 상기 쉬프트 레지스터부의 마지막 레지스터로부터 출력되는 상기 미리 정해진 데이터 패턴을 확인하는 검증부를 더 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 반도체 장치는, 비휘발성 메모리부; 상기 비휘발성 메모리부로부터 연속적으로 출력되는 데이터를 전달하는 데이터 라인; 데이터를 저장하는 다수의 제1레지스터; 상기 다수의 제1레지스터에 저장된 데이터를 이용하는 제1내부회로; 데이터를 저장하는 다수의 제2레지스터; 및 상기 다수의 제2레지스터에 저장된 데이터를 이용하는 제2내부회로를 포함하고, 상기 다수의 제1레지스터와 상기 다수의 제2레지스터는 쉬프트 레지스터 형태로 연결되어, 상기 데이터 라인으로 전달되는 데이터를 클럭에 동기해 쉬프트하며 저장하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치는, 리페어 데이터를 저장하는 비휘발성 메모리; 상기 비휘발성 메모리로부터 연속하여 출력되는 데이터를 전달하는 데이터 라인; 데이터를 저장하는 다수의 제1레지스터 내지 다수의 제N레지스터; 및 상기 다수의 제1레지스터 내지 다수의 제N레지스터 중 자신에 대응하는 레지스터들에 저장된 데이터를 이용해 노멀 셀을 리던던시 셀로 대체하는 제1메모리 뱅크 내지 제N메모리 뱅크를 포함하고, 상기 다수의 제1레지스터 내지 다수의 제N레지스터는 쉬프트 레지스터 형태로 연결되어, 상기 데이터 라인으로 전달되는 데이터를 클럭에 동기해 쉬프트하며 저장하는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따르면, 반도체 장치 내부의 비휘발성 메모리부로부터 비휘발성 메모리부의 데이터를 필요로 하는 반도체 장치 내부의 다른 회로까지의 데이터의 전송이 효율적으로 이루어진다는 장점이 있다.
도 1은 종래의 메모리장치에서의 리페어 동작을 설명하기 위한 도면.
도 2는 트랜지스터로 구성된 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면.
도 3은 반도체 메모리 장치에 리페어 정보를 저장하는 비휘발성 메모리부가 구비된 것을 도시한 도면.
도 4는 본 발명에 따른 반도체 장치의 일실시예 구성도.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 반도체 메모리 장치에 리페어 정보를 저장하는 비휘발성 메모리부가 구비된 것을 도시한 도면이다.
도 3을 참조하면, 메모리 장치는, 다수의 메모리 뱅크(BK0~NK7), 각각의 메모리 뱅크마다 구비되어 리페어 어드레스를 저장하는 레지스터들(310_0~310_7), 및 비휘발성 메모리부(320)를 포함한다.
비휘발성 메모리부(320)는 종래의 퓨즈 회로들(140, 160)을 대체한 것이다. 여기에는 모든 뱅크(BK0~BK7)에 대응하는 리페어 정보, 즉 리페어 어드레스,가 저장된다. 비휘발성 메모리부(320)는 이-퓨즈 어레이를 포함하여 구성되거나, 플래쉬 메모리, EEPROM 등 각종 비휘발성 메모리로 구성될 수 있다.
각각의 뱅크(BK0~BK_7)마다 구비되는 레지스터들(310_0~310_7)은 자신에 대응하는 메모리 뱅크(BK_0~BK_7)의 리페어 정보를 저장한다. 레지스터(310_0)들은 메모리 뱅크(BK_0)의 리페어 정보를 저장하고, 레지스터들(310_4)은 메모리 뱅크(BK_4)의 리페어 정보를 저장한다. 레지스터들(310_0~310_7)은 메모리 장치의 초기화 동작시에 비휘발성 메모리부(320)로부터 리페어 정보를 전달받아서 저장한다.
비휘발성 메모리부(320)는 어레이 형태로 구성되므로, 내부에 저장된 데이터를 호출하기 위해서는 일정 시간이 소요된다. 따라서 비휘발성 메모리부(320)에 저장된 데이터를 바로 이용하여 리페어 동작을 수행하는 것은 대단히 어렵다. 따라서, 비휘발성 메모리부(320)에 저장된 정보는 각각의 레지스터들(310_0~310_7)로 전송되고, 레지스터들(310_0~310_7)에 저장된 데이터가 리페어 동작에 이용된다.
비휘발성 메모리부(320)로부터 레지스터들(310_0~310_7)로 데이터가 전송되기 위해서는 레지스터들(310_0~310_7)에 저장될 데이터와 함께 레지스터들(310_0~310_7) 중 데이터가 저장될 레지스터를 지정하는 어드레스가 전송되어야 한다. 이하에서는 이러한 데이터 전송을 간단하게 하는 본 발명의 스킴에 대해서 알아보기로 한다.
도 4는 본 발명에 따른 반도체 장치의 일실시예 구성도이다.
도 4를 참조하면, 반도체 장치는, 비휘발성 메모리부(410) 및 다수의 레지스터(420_0~420_N)로 구성되는 쉬프트 레지스터부(420), 검증부(430), 및 쉬프트 레지스터부(420)에 저장된 정보를 이용하는 내부회로(440)를 포함한다.
비휘발성 메모리부(410)는 다수의 레지스터(420_0~420_N)로 전송될 데이터를 저장한다. 비휘발성 메모리부(410)로부터는 데이터 라인(DATA LINE)을 통해, 쉬프트 레지스터부(420)로 데이터가 전송된다. 비휘발성 메모리부(410)로부터는 클럭(CLK)이 출력되는데, 이 클럭(CLK)은 데이터 라인(DATA LINE)으로 전송되는 데이터에 동기된 클럭이다. 비휘발성 메모리부(410)는 이-퓨즈 어레이로 구성되거나, 플래쉬 메모리, EEPROM 등 각종 비휘발성 메모리로 구성될 수 있다.
쉬프트 레지스터부(420)의 레지스터들(420_0~420_N)은 서로 직렬로 연결되며, 클럭(CLK)에 동기해 데이터 라인(DATA LINE)으로 전달된 데이터들을 쉬프트하며 저장한다. 예를 들어, 클럭(CLK)이 첫번째로 토글(toggle)하면 데이터 라인(DATA LINE)으로 첫번째로 전달된 데이터가 레지스터(420_0)에 저장되고, 클럭(CLK)이 두번째로 토글하면 데이터 라인(DATA LINE)으로 첫번째로 전달된 데이터(즉, 레지스터(420_0)에 저장되었던 데이터)는 레지스터(420_1)에 저장되고 데이터 라인(DATA LINE)으로 두번째로 전달된 데이터는 레지스터(420_0)에 저장된다. 레지스터들(420_0~420_N) 각각은 D플립플롭으로 구성될 수 있다.
내부회로(440)는 반도체 장치 내부에서 다수의 레지스터(420_0~420_N)에 저장된 데이터를 이용하는 회로이다. 예를 들어, 내부회로(440)는 다수의 레지스터(420_0~420_N)에 저장된 데이터를 이용해 특정 동작의 설정을 하는 회로일 수 있다. 또한, 반도체 장치가 메모리장치라면, 내부회로(440)는 다수의 레지스터(420_0~420_N)에 저장된 데이터를 이용해 리페어 동작을 수행하는 회로일 수 있다.
검증부(430)는 비휘발성 메모리부(410)로부터 출력된 데이터가 다수의 레지스터(420_0~420_N)에 모두 저장되었는지의 여부를 검증하기 위한 구성이다. 검증부(430)를 생략하고 실시하는 것도 가능하다. 도 4에 도시된 바와 같이, 반도체 장치에 검증부(430)가 포함되는 경우에, 비휘발성 메모리부(410)로부터는 처음부터 다수의 레지스터(420_0~420_N)에 저장될 데이터가 출력되지 않으며, 미리 정해진 데이터 패턴이 초기에 전송된다. 예를 들어, 4비트의 '1010'의 미리 정해진 패턴이 비휘발성 메모리부(410)로부터 출력될 수 있다. 검증부(430)는 쉬프트 레지스터부(420)의 레지스터들(420_0~420_N) 중 마지막 레지스터(420_N)로부터 출력되는 데이터를 입력받는다. 검증부(430)는 마지막 레지스터(420_N)로부터 미리 정해진 데이터 패턴(예, '1010')이 전달되는지를 확인해, 비휘발성 메모리부(410)로부터 레지스터들(420_0~420_N)로 데이터가 모두 전달되었다는 것을 확인한다. 비휘발성 메모리부(410)로부터 레지스터들(420_0~420_N)로 데이터가 모두 전달되었다는 것이 확인되면, 검증부(430)는 비휘발성 메모리부(410)가 클럭(CLK)을 비활성화하고 데이터의 출력을 중단하도록 제어한다. 만약, 검증부(430)에 의해 데이터의 전송이 완료되었음이 확인되지 않는다면, 비휘발성 메모리부(410)로부터 다수의 레지스터(420_0~420_N)로 데이터를 전송하는 동작이 다시 시작된다.
도 4에 따르면, 비휘발성 메모리부(410)의 데이터가 레지스터들(420_0~420_N)로 전송되는데 있어서 어드레스를 대신하여 클럭(CLK)이 전달되며, 레지스터들(420_0~420_N)이 쉬프트 레지스터 형태로 연결되어 클럭(CLK)에 동기해 비휘발성 메모리부(410)로부터 출력되는 데이터를 쉬프트하며 저장한다. 따라서, 비휘발성 메모리부(410)로부터 레지스터들(420_0~420_N)로 멀티 비트의 어드레스가 전달될 필요가 없으며, 이는 반도체 장치의 면적을 크게 줄여준다.
도 4에서는 데이터 라인(DATA LINE)이 1개이고 쉬프트 레지스터부(420)도 1개인 것을 예시했다. 그러나, 데이터 라인이 다수개 구비되고 쉬프트 레지스터부도 데이터 라인의 개수만큼 구비되어, 내부회로(440)가 다수개의 쉬프트 레지스터부에 저장된 데이터를 사용하는 실시예도 가능함은 당연하다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치의 구성도이다.
도 5에서는 비휘발성 메모리부에 저장된 데이터가 칩(반도체 장치) 내의 여러 부분에 전달되는 경우의 실시예에 대해 알아보기로 한다. 도 5를 참조하면, 반도체 장치는, 비휘발성 메모리부(410), 다수의 제1레지스터(420A_0~420A_N)를 포함하는 제1쉬프트 레지스터부(420A), 다수의 제2레지스터(420_B_0~420_B_N)를 포함하는 제2쉬프트 레지스터부(420_B), 검증부(430), 제1쉬프트 레지스터부(420A)에 저장된 정보를 이용하는 제1내부회로(440_A), 및 제2쉬프트 레지스터부(420_B)에 저장된 정보를 이용하는 제2내부회로(440_B)를 포함한다.
비휘발성 메모리부(410)는 다수의 레지스터(420_0~420_N)로 전송될 데이터를 저장한다. 비휘발성 메모리부(410)로부터는 데이터 라인(DATA LINE)을 통해, 제1쉬프트 레지스터부(420A)로 데이터가 전송된다. 비휘발성 메모리부(410)로부터는 클럭(CLK)이 출력되는데, 이 클럭(CLK)은 데이터 라인(DATA LINE)으로 전송되는 데이터에 동기된 클럭이다. 비휘발성 메모리부(410)는 이-퓨즈 어레이로 구성되거나, 플래쉬 메모리, EEPROM 등 각종 비휘발성 메모리로 구성될 수 있다.
제1쉬프트 레지스터부(420A)의 제1레지스터들(420A_0~420A_N)은 서로 직렬로 연결되며, 클럭(CLK)에 동기해 데이터 라인(DATA LINE)으로 전달된 데이터들을 쉬프트하며 저장한다. 제1레지스터들(420A_0~420A_N) 각각은 D플립플롭으로 구성될 수 있다.
제1내부회로(440_A)는 반도체 장치 내부에서 제1레지스터들(420A_0~420A_N)에 저장된 데이터를 이용하는 회로이다.
제2쉬프트 레지스터부(420B)의 제2레지스터들(420B_0~420B_N)은 서로 직렬로 연결되며, 클럭(CLK)에 동기해 제1쉬프트 레지스터부(420A)의 마지막 레지스터(420A_N)로부터 전달되는 데이터를 쉬프트하며 저장한다. 제2레지스터들(420B_0~420B_N) 각각은 D플립플롭으로 구성될 수 있다. 제2쉬프트 레지스터부(420B)는 제1쉬프트 레지스터부(420A)와 이격되어 배치되지만, 실질적으로 제1쉬프트 레지스터부(420A)와 제2쉬프트 레지스터부(420B)는 하나의 쉬프트 레지스터를 형성한다.
제2내부회로(440_B)는 반도체 장치 내부에서 제2레지스터들(420B_0~420B_N)에 저장된 데이터를 이용하는 회로이다.
검증부(430)는 제2쉬프트 레지스터부(420B)의 마지막 제2레지스터(420B_N)로부터 출력되는 데이터를 입력받아, 비휘발성 메모리부(410)로부터 출력된 데이터가 제1쉬프트 레지스터부(420A)와 제2쉬프트 레지스터부(420B)에 정상적으로 전송되었는지를 확인한다.
도 5와 같이, 비휘발성 메모리부(410)에 저장된 데이터를 사용하는 회로들(440_A, 440_B)이 반도체 장치의 서로 다른 부분에 위치하더라도, 회로들(440_A, 440_B)이 사용하는 데이터가 저장되는 레지스터들(420A_0~420A_N, 420B_0~420B_N) 하나의 쉬프트 레지스터를 형성하도록 구성할 수 있다.
도 6은 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성도이다.
도 6에서는 도 5에서 설명한 스킴이 메모리장치에 적용된 예에 대해 알아보기로 한다. 도 6을 참조하면, 메모리장치는, 비휘발성 메모리부(610), 다수의 제0레지스터(620_0_0~620_0_N) 내지 다수의 제7레지스터(620_7_0~620_7_N), 제0메모리 뱅크 내지 제7메모리 뱅크(BK0~BK7), 및 검증부(630)를 포함한다.
비휘발성 메모리부(610)에는 메모리 뱅크들(BK0~BK7)의 리페어 데이터, 즉 결함이 있는 셀들의 어드레스, 가 저장된다. 비휘발성 메모리부(610)는 데이터 라인(DATA LINE)를 통해 데이터를 전송한다. 비휘발성 메모리부(610)로부터는 클럭(CLK)이 출력되는데, 이 클럭(CLK)은 데이터 라인(DATA LINE)의 데이터에 동기된다. 비휘발성 메모리부(610)는 이-퓨즈 어레이를 포함하여 구성되거나, 플래쉬 메모리, EEPROM 등 각종 비휘발성 메모리로 구성될 수 있다.
다수의 제0레지스터(620_0_0~620_0_N) 내지 다수의 제7레지스터(620_7_0~620_7_N)는 자신에 대응하는 뱅크의 리페어 정보를 저장한다. 예를 들어, 다수의 제1레지스터(620_1_0~620_1_N)는 제1메모리 뱅크(BK1)의 리페어 정보를 저장하고, 다수의 제5레지스터(620_5_0~620_5_N)는 제5메모리 뱅크(BK5)의 리페어 정보를 저장한다. 다수의 제0레지스터(620_0_0~620_0_N) 내지 다수의 제7레지스터(620_7_0~620_7_N)는 하나의 쉬프트 레지스터를 형성하고, 클럭(CLK)에 동기해 데이터 라인으로 전달되는 데이터를 쉬프트하며 저장한다.
메모리 뱅크들(BK0~BK7)은 자신에 대응하는 레지스터들에 저장된 리페어 데이터를 이용해, 자신의 리페어 동작을 수행한다. 메모리 뱅크들(BK0~BK7) 각각은 DRAM 셀 어레이로 구성되거나, FLASH 셀 어레이로 구성될 수 있다.
검증부(630)는 제7뱅크(BK7)에 대응하는 제7레지스터들(620_7_0~620_7_N) 중 마지막 레지스터(620_7_N)로부터 출력되는 데이터를 입력받아, 비휘발성 메모리부(610)로부터 출력된 데이터가 다수의 제0레지스터(620_0_0~620_0_N) 내지 다수의 제7레지스터(620_7_0~620_7_N)에 정상적으로 전송되었는지를 확인한다.
도 6을 참조하면, 메모리 장치의 모든 뱅크(BK0~BK7)의 리페어 정보가 비휘발성 메모리부(610)에 저장되고, 메모리 장치의 초기화 동작시에 리페어 정보가 각각의 뱅크(BK0~BK7)마다 구비된 레지스터들{(620_0_0~620_0_N)~(620_7_0~620_7_N)}로 효율적으로 전달되는 것을 확인할 수 있다.
레지스터들에 저장되는 리페어 정보는 로우 리페어 정보 또는 컬럼 리페어 정보일 수 있다. 또한, 레지스터들에 저장되는 리페어 정보가 로우 리페어 정보와 컬럼 리페어 정보를 모두 포함할 수도 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
410: 비휘발성 메모리부 420_0~420_N: 다수의 레지스터
430: 검증부 440: 내부회로

Claims (13)

  1. 비휘발성 메모리부;
    상기 비휘발성 메모리부로부터 연속하여 출력되는 데이터를 전달하는 데이터 라인; 및
    상기 데이터 라인으로 전달되는 데이터를 클럭에 동기해 쉬프트하며 저장하는 다수의 레지스터를 포함하는 쉬프트 레지스터부
    를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 데이터 라인으로는 미리 정해진 데이터 패턴이 초기에 전송되고,
    상기 반도체 장치는
    상기 쉬프트 레지스터부의 마지막 레지스터로부터 출력되는 상기 미리 정해진 데이터 패턴을 확인하는 검증부를 더 포함하는
    반도체 장치.
  3. 제 1항에 있어서,
    상기 클럭은 상기 데이터 라인으로 전송되는 데이터에 동기된 클럭인
    반도체 장치.
  4. 제 1항에 있어서,
    상기 다수의 레지스터 각각은 D플립플롭을 포함하는
    반도체 장치.
  5. 제 1항에 있어서,
    상기 쉬프트 레지스터부에 저장된 데이터를 이용하는 내부회로
    를 더 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 데이터 라인과 상기 쉬프트 레지스터부를 다수개 포함하고,
    상기 다수의 데이터 라인과 상기 다수의 쉬프트 레지스터부는 서로 1:1로 대응되는
    반도체 장치.
  7. 비휘발성 메모리부;
    상기 비휘발성 메모리부로부터 연속하여 출력되는 데이터를 전달하는 데이터 라인;
    데이터를 저장하는 다수의 제1레지스터;
    상기 다수의 제1레지스터에 저장된 데이터를 이용하는 제1내부회로;
    데이터를 저장하는 다수의 제2레지스터; 및
    상기 다수의 제2레지스터에 저장된 데이터를 이용하는 제2내부회로를 포함하고,
    상기 다수의 제1레지스터와 상기 다수의 제2레지스터는 쉬프트 레지스터 형태로 연결되어, 상기 데이터 라인으로 전달되는 데이터를 클럭에 동기해 쉬프트하며 저장하는
    반도체 장치.
  8. 제 7항에 있어서,
    상기 데이터 라인으로는 미리 정해진 데이터 패턴이 초기에 전송되고,
    상기 반도체 장치는
    상기 다수의 제2레지스터 중 마지막 제2레지스터로부터 출력되는 상기 미리 정해진 데이터 패턴을 확인하는 검증부를 더 포함하는
    반도체 장치.
  9. 제 7항에 있어서,
    상기 클럭은 상기 데이터 라인으로 전송되는 데이터에 동기된 클럭인
    반도체 장치.
  10. 리페어 데이터를 저장하는 비휘발성 메모리부;
    상기 비휘발성 메모리로부터 연속하여 출력되는 데이터를 전달하는 데이터 라인;
    데이터를 저장하는 다수의 제1레지스터 내지 다수의 제N레지스터; 및
    상기 다수의 제1레지스터 내지 다수의 제N레지스터 중 자신에 대응하는 레지스터들에 저장된 데이터를 이용해 노멀 셀을 리던던시 셀로 대체하는 제1메모리 뱅크 내지 제N메모리 뱅크를 포함하고,
    상기 다수의 제1레지스터 내지 다수의 제N레지스터는 쉬프트 레지스터 형태로 연결되어, 상기 데이터 라인으로 전달되는 데이터를 클럭에 동기해 쉬프트하며 저장하는
    반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 데이터 라인으로는 미리 정해진 데이터 패턴이 초기에 전송되고,
    상기 반도체 메모리 장치는
    상기 다수의 제N레지스터 중 마지막 제N레지스터로부터 출력되는 상기 미리 정해진 데이터 패턴을 확인하는 검증부를 더 포함하는
    반도체 메모리 장치.
  12. 제 10항에 있어서,
    상기 클럭은 상기 데이터 라인으로 전송되는 데이터에 동기된 클럭인
    반도체 메모리 장치.
  13. 제 10항에 있어서,
    상기 비휘발성 메모리부는 이-퓨즈 어레이를 포함하고,
    상기 제1메모리 뱅크 내지 제N메모리 뱅크 각각은 DRAM 셀어레이를 포함하는
    반도체 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9015463B2 (en) * 2012-08-31 2015-04-21 SK Hynix Inc. Memory device, memory system including a non-volatile memory configured to output a repair data in response to an initialization signal
DE102013226407A1 (de) * 2013-12-18 2015-06-18 Continental Teves Ag & Co. Ohg Verfahren und Vorrichtung zur Erkennung von fehlerhaften Daten in wenigstens einem Speicherelement
KR102141464B1 (ko) * 2013-12-20 2020-08-05 에스케이하이닉스 주식회사 집적회로 및 메모리 장치
KR20180059489A (ko) * 2015-09-24 2018-06-04 우미코레 아게 운트 코 카게 금속 카르벤 올레핀 복분해 촉매

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050076274A1 (en) * 2003-10-03 2005-04-07 Takeshi Nagai Semiconductor integrated circuit
US20110153910A1 (en) * 2009-12-18 2011-06-23 Mackenna Craig Flash Memory-Interface
KR101113790B1 (ko) * 2010-10-15 2012-02-27 주식회사 하이닉스반도체 퓨즈 회로 및 이를 포함하는 메모리장치
KR20120052454A (ko) * 2010-11-15 2012-05-24 삼성전자주식회사 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
US6777757B2 (en) 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
US6904751B2 (en) 2003-06-04 2005-06-14 Ford Global Technologies, Llc Engine control and catalyst monitoring with downstream exhaust gas sensors
US7173851B1 (en) 2005-10-18 2007-02-06 Kilopass Technology, Inc. 3.5 transistor non-volatile memory cell using gate breakdown phenomena
US7269047B1 (en) 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
US20120191388A1 (en) * 2011-01-25 2012-07-26 Analog Devices, Inc. Diagnostic method to check for stuck bits in storage registers of safety-critical systems

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050076274A1 (en) * 2003-10-03 2005-04-07 Takeshi Nagai Semiconductor integrated circuit
US20110153910A1 (en) * 2009-12-18 2011-06-23 Mackenna Craig Flash Memory-Interface
KR101113790B1 (ko) * 2010-10-15 2012-02-27 주식회사 하이닉스반도체 퓨즈 회로 및 이를 포함하는 메모리장치
KR20120052454A (ko) * 2010-11-15 2012-05-24 삼성전자주식회사 퓨즈 어레이를 갖는 반도체 장치 및 그 동작방법

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