KR20150067570A

KR20150067570A - 반도체 장치 및 그의 구동방법

Info

Publication number: KR20150067570A
Application number: KR1020130153173A
Authority: KR
Inventors: 김연욱
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2013-12-10
Filing date: 2013-12-10
Publication date: 2015-06-18
Also published as: CN104700898B; US9159444B2; US20150162094A1; KR102127997B1; CN104700898A

Abstract

퓨즈를 포함하는 반도체 장치 및 그의 구동방법에 관한 것으로, 적어도 하나의 제1 로우(row) 선택 라인; 상기 제1 로우 선택 라인과 교차되는 적어도 하나의 컬럼(column) 선택 라인; 및 상기 제1 로우 선택 라인과 상기 컬럼 선택 라인에 접속된 적어도 하나의 제1 퓨즈 셀을 포함하는 제1 퓨즈 어레이를 포함하며, 파워업 모드(power-up)시 외부전압을 소오스 전원으로 이용하여 상기 제1 퓨즈 어레이에 프로그램된 제1 퓨즈신호를 생성하기 위한 제1 퓨즈회로를 포함하는 반도체 장치가 제공된다.

Description

반도체 장치 및 그의 구동방법{SEMICONDUCTOR DEVICE AND METHOD OF DRIVING THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 퓨즈를 포함하는 반도체 장치 및 그의 구동방법에 관한 것이다.

일반적으로, 반도체 장치는 동작 환경을 설정하기 위한 다양한 정보들을 저장하기 위하여 퓨즈(fuse)회로를 채택하고 있다. 예컨대, 퓨즈회로에는 결함에 따른 리던던시(redundancy) 정보, 내부전압의 트리밍 정보, MRS(Mode Register Set)정보 등이 저장된다.

퓨즈회로는 레이저 조사에 의해 퓨즈의 연결 상태가 제어되는 물리적인 퓨즈회로, 전기적 신호에 의해 퓨즈의 연결 상태가 제어되는 전기적인 퓨즈회로 등을 포함한다.

최근에는 패키지 전의 상태에서만 제어 가능한 물리적인 퓨즈회로에 비하여 패키지(package) 이후의 상태에서도 제어 가능한 전기적인 퓨즈회로가 많이 이용되고 있다.

도 1에는 종래기술에 따른 반도체 장치가 블록 구성도로 도시되어 있다.

도 1을 참조하면, 반도체 장치는 파워업(power-up) 모드시 외부전압(VEXT)을 이용하여 내부전압을 트리밍하기 위한 내부전압 설정신호(SRE_FUSE<0:n>)를 출력하기 위한 제1 퓨즈회로(110)와, 내부전압 설정신호(SRE_FUSE<0:n>)에 응답하여 내부전압(VIN)을 생성하기 위한 내부전압 생성회로(120)와, 부트업(boot-up) 모드시 내부전압(VIN)을 이용하여 리페어신호(ARE_FUSE<0:m>)를 출력하기 위한 제2 퓨즈회로(130)를 포함한다.

여기서, 파워업 모드는 반도체 장치(100)가 초기 동작시 외부전압(VEXT)이 공급되는 파워업 구간을 말하며, 이 파워업 구간 동안에는 외부전압(VEXT)이 접지전압(VSS)레벨에서 예정된 타겟레벨까지 상승하게 된다. 한편, 파워업신호(PWRUP)는 파워업 구간에서 외부전압(VEXT)에 대응하여 상승하다가 외부전압(VEXT)이 예정된 레벨 이상이 되면 접지전압(VSS)레벨로 유지된다.

그리고, 부트업 모드는 제2 퓨즈회로(130)에 프로그램된 복수의 퓨즈신호가 순차적으로 독출되는 구간을 말하며, 내부전압(VIN)이 셋업되어야 정상적인 부트업 동작이 실시된다. 한편, 부트업 모드는 외부에서 입력되는 리셋바신호(RESETB)에 의해 진입할 수 있다. 또는, 부트업 모드는 도면에 잘 도시되지 않았지만 파워업 모드가 종료된 이후 일정한 시간 이후에 활성화되는 내부신호에 의해 진입할 수 있다.

도 2에는 도 1에 도시된 제1 퓨즈회로(110)의 내부 구성도가 도시되어 있다.

도 2를 참조하면, 제1 퓨즈회로(110)는 럽쳐 커맨드(Rupture_CMD)에 의해 프로그램되며 프로그램 여부에 대응하는 각각의 제1 퓨즈신호(SRE<0> ~ SRE<n>)를 생성하기 위한 복수의 싱글 이-퓨즈 회로(SRE0 ~ SREn)와, 파워업신호(PWRUP)와 복수의 제1 퓨즈신호(SRE<0> ~ SRE<n>)에 응답하여 내부전압 설정신호(SRE_FUSE<0:n>)를 생성하기 위한 제1 감지증폭부(SRE_S/A)를 포함한다.

여기서, 복수의 싱글 이-퓨즈 회로(SRE0 ~SREn)는 각각 럽쳐 커맨드(Rupture_CMD)를 입력받기 위한 입력부(INT)와, 입력부(INT)를 통해 입력된 럽쳐 커맨드에 응답하여 외부전압(VEXT)을 감지증폭 노드(ND)로 공급하기 위한 구동부(P)와, 감지증폭 노드(ND)와 저전압(VBBF)단 사이에 접속된 이-퓨즈(E-FUSE)를 포함한다.

그리고, 제1 감지증폭부(SRE_S/A)는 도면에 잘 도시되지 않았지만 파워업신호(PWRUP)에 응답하여 복수의 퓨즈신호(SRE<0> ~ SRE<n>)를 래치하기 위한 복수의 래치부를 포함한다.

도 3에는 도 1에 도시된 제2 퓨즈회로(130)의 내부 구성도가 도시되어 있고, 도 4A 및 도 4B에는 도 3에 도시된 퓨즈 셀을 설명하기 위한 구성도가 도시되어 있다.

도 3을 참조하면, 제2 퓨즈회로(130)는 복수의 로우 선택 라인(WL<0> ~ WL<120>)과 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)에 접속되는 퓨즈 어레이(131)와, 복수의 로우 선택 라인(WL<0> ~ WL<120>) 중 어느 하나를 활성화하기 위한 로우 구동부(133)와, 복수의 리던던시용 로우 선택 라인(RWL<0> ~ RWL<120>)과 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)에 접속되는 리던던시용 퓨즈 어레이(135)와, 복수의 리던던시용 로우 선택 라인(RWL<0> ~ RWL<120>) 중 어느 하나를 활성화하기 위한 리던던시용 로우 구동부(137)와, 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)에 실린 복수의 제2 퓨즈신호를 감지 및 증폭하여 리페어신호(ARE_FUSE<0:m>)를 생성하기 위한 제2 감지증폭부(139)를 포함한다.

여기서, 퓨즈 어레이(131)는 복수의 로우 선택 라인(WL<0> ~ WL<120>)과 복수의 컬럼 선택 라인(BL<0> ~ BL<39>) 간의 교차점마다 퓨즈 셀이 구비된다. 퓨즈 셀은 도 4A에 도시된 바와 같이, 로우 퓨즈 라인(WLPG<#>)에 접속된 퓨즈(F)와, 로우 선택 라인(WL<#>)의 활성화 여부에 따라 퓨즈(F)와 컬럼 선택 라인(BL<#>)을 선택적으로 접속하기 위한 스위칭부(N)를 포함한다. 퓨즈 셀은 프로그램 모드시 로우 퓨즈 라인(WLPG<#>)에 프로그램전압(VPG)이 공급되고 로우 선택 라인(WL<#>)에 선택전압(VWL)이 공급되며 컬럼 선택 라인(BL<#>)에 접지전압(VSS)이 공급됨에 따라 퓨즈(F) 양단에 높은 전압차가 발생하면서 퓨즈(F)가 고저항 상태에서 저저항 상태로 전환된다. 예컨대, 프로그램 모드시의 프로그램전압(VPG)은 '5V'이며, 선택전압(VWL)은 '2V'이다. 도 4B를 보면, 퓨즈(F)가 프로그램되어 저저항 상태로 전환되었음을 알 수 있다. 퓨즈(F)가 프로그램된 경우, 퓨즈 셀은 부트업 모드시 로우 퓨즈 라인(WLPG<#>)에 리드전압(VPG)이 공급되고 로우 선택 라인(WL<#>)에 선택전압(VWL)이 공급됨에 따라 컬럼 선택 라인(BL<#>)을 통해 리드전압(VPG)에 대응하는 전류(Isa)가 흐르게 된다. 예컨대, 부트업 모드시의 리드전압(VPG)은 2V이며, 선택전압(VWL)은 '1V'이다.

한편, 도 3에는 로우 구동부(133)와 퓨즈 어레이(131) 사이에 복수의 로우 선택 라인(WL<0> ~ WL<120>)만을 도시하였지만, 도 4에 도시된 바와 같이 로우 구동부(133)와 퓨즈 어레이(131) 사이에는 복수의 로우 퓨즈 라인(WLPG<0> ~ WLPG<120>)이 구비된다.

또한, 도 3에 도시된 리던던시용 퓨즈 어레이(135)와 리던던시용 로우 구동부(137)는, 퓨즈 어레이(131)와 로우 구동부(133)의 동작 신뢰성을 향상시키기 위해 구비되는 구성으로, 퓨즈 어레이(131) 및 로우 구동부(133)와 동일한 동작을 수행하므로 자세한 설명은 생략한다.

이하, 상기와 같은 구성을 가지는 반도체 장치(100)의 동작을 설명한다.

제1 및 제2 퓨즈회로(110, 130)는 테스트 모드시 설정된 동작 환경에 따라 퓨즈 프로그램 동작이 실시된다. 예컨대, 제1 퓨즈회로(110)는 럽쳐 커맨드(Rupture_CMD)에 따라 해당 싱글 이-퓨즈 회로(SRE#)에 포함된 이-퓨즈(E-FUSE)가 프로그램되고, 제2 퓨즈회로(130)는 해당 로우 선택 라인(WL<#>)과 해당 컬럼 선택 라인(BL<#>)이 선택되고 해당 로우 퓨즈 라인(WLPG<#>)을 통해 프로그램전압(VPG)이 인가됨에 따라 해당 퓨즈(F)가 프로그램된다.

이러한 상태에서, 파워업 모드에 진입하면, 제1 퓨즈회로(110)는 복수의 싱글 이-퓨즈 회로(SRE0 ~ SREn)에 프로그램된 복수의 제1 퓨즈신호(SRE<0> ~ SRE<n>)를 독출하고, 독출된 복수의 제1 퓨즈신호(SRE<0> ~ SRE<n>)에 대응하는 내부전압 설정신호(SRE_FUSE<0> ~ SRE_FUSE<n>)를 생성한다. 이때, 복수의 제1 퓨즈신호(SRE<0> ~ SRE<n>)는 동시에 독출되며, 동시에 독출된 복수의 제1 퓨즈신호(SRE<0> ~ SRE<n>)는 내부전압 설정신호(SRE_FUSE<0> ~ SRE_FUSE<n>)로써 동시에 래치된다.

그러면, 내부전압 생성회로(120)는 내부전압 설정신호(SRE_FUSE<0> ~ SRE_FUSE<n>)에 응답하여 예정된 내부전압(VIN)을 생성한다.

이후, 부트업 모드에 진입하면, 제2 퓨즈회로(130)는 퓨즈 어레이(131)에 프로그램된 복수의 제2 퓨즈신호를 독출하고, 독출된 복수의 제2 퓨즈신호에 대응하는 리페어신호(ARE_FUSE<0> ~ ARE_FUSE<m>)를 생성한다. 이때, 복수의 제2 퓨즈신호는 로우 구동부(133)와 제2 감지증폭부(139)에 의해 순차적으로 독출되며, 순차적으로 독출된 복수의 제2 퓨즈신호는 리페어신호(ARE_FUSE<0> ~ ARE_FUSE<m>)로써 순차적으로 래치된다.

정리하면, 반도체 장치(100)는 파워업 모드시 부트업 모드에 앞서 선행되어야 하는 내부전압 생성 동작을 제1 퓨즈회로(110)를 통해 제어하고, 내부전압이 안정화된 상태에서 부트업 모드에 진입함에 따라 제2 퓨즈회로(130)에 프로그램된 퓨즈신호를 정상적으로 독출한다.

이와 같은 구성을 가지는 반도체 장치(100)는 파워업 모드시 내부전압 설정신호(SRE_FUSE<0> ~ SRE_FUSE<n>)에 대응하는 복수의 제1 퓨즈신호(SRE<0> ~ SRE<n>)를 한꺼번에 독출함으로써 부트업 시간이 필요 없고, 부트업 모드시 많은 양의 제2 퓨즈신호를 정상적으로 독출할 수 있는 이점이 있다.

그러나, 반도체 장치(100)는 제1 퓨즈회로(110)와 제2 퓨즈회로(130)가 상이하게 구성됨에 따라 제어가 용이하지 않고 공정이 복잡해지는 문제점이 있다.

본 발명은 서로 다른 동작 모드에서 이용되는 퓨즈회로가 동일한 구성을 가지는 반도체 장치 및 그의 구동방법을 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 적어도 하나의 제1 로우(row) 선택 라인; 상기 제1 로우 선택 라인과 교차되는 적어도 하나의 컬럼(column) 선택 라인; 및 상기 제1 로우 선택 라인과 상기 컬럼 선택 라인에 접속된 적어도 하나의 제1 퓨즈 셀을 포함하는 제1 퓨즈 어레이를 포함하며, 파워업 모드(power-up)시 외부전압을 소오스 전원으로 이용하여 상기 제1 퓨즈 어레이에 프로그램된 제1 퓨즈신호를 생성하기 위한 제1 퓨즈회로를 포함할 수 있다.

본 발명의 다른 측면에 따르면, 본 발명은 복수의 제1 로우(row) 선택 라인과 복수의 컬럼(column) 선택 라인에 접속되며, 부트업(boot-up) 모드시 상기 복수의 제1 로우 선택 라인에 실린 제1 선택전압에 응답하여 복수의 제1 퓨즈신호를 상기 복수의 컬럼 선택 라인으로 출력하기 위한 제1 퓨즈 어레이; 상기 복수의 제1 퓨즈신호를 감지 및 증폭하여 리페어신호를 생성하기 위한 제1 감지증폭부; 상기 부트업 모드시 내부전압에 대응하는 상기 제1 선택전압을 생성하기 위한 제1 로우 구동부; 복수의 제2 로우 선택 라인에 접속되고 상기 복수의 컬럼 선택 라인 중 일부 또는 전부에 접속되며, 파워업(power-up) 모드시 상기 복수의 제2 로우 선택 라인에 실린 제2 선택전압에 응답하여 복수의 제2 퓨즈신호를 상기 복수의 컬럼 선택 라인 중 일부 또는 전부로 출력하기 위한 제2 퓨즈 어레이; 상기 복수의 제2 퓨즈신호를 감지 및 증폭하여 내부전압 설정신호를 생성하기 위한 제2 감지증폭부; 및 상기 파워업 모드시 외부전압에 대응하는 상기 제2 선택전압을 생성하기 위한 제2 로우 구동부를 포함할 수 있다.

본 발명의 또 다른 측면에 따르면, 본 발명은 복수의 컬럼(column) 선택 라인을 공유하는 제1 및 제2 퓨즈 어레이를 포함하는 반도체 장치의 구동방법에 있어서, 파워업(power-up) 모드시, 외부전압을 이용하여 상기 제2 퓨즈 어레이에 프로그램된 복수의 제2 퓨즈신호를 상기 복수의 컬럼(column) 선택 라인을 통해 로우(row) 단위로 동시에 독출하고, 상기 복수의 제2 퓨즈신호에 대응하는 내부전압 설정신호를 제2 감지증폭부에 동시에 래치하는 단계; 상기 내부전압 설정신호에 응답하여 예정된 내부전압을 생성하는 단계; 및 부트업(boot-up) 모드시, 상기 내부전압을 이용하여 상기 제1 퓨즈 어레이에 프로그램된 복수의 제1 퓨즈신호를 상기 복수의 컬럼(column) 선택 라인을 통해 순차적으로 독출하고, 상기 복수의 제1 퓨즈신호에 대응하는 리페어신호를 제1 감지증폭부에 순차적으로 저장하는 단계를 포함할 수 있다.

파워업(power-up) 모드시 이용되는 퓨즈회로와 부트업(boot-up) 모드시 이용되는 퓨즈회로가 동일한 구조를 가짐으로써 제어가 용이하고 공정이 간소화되는 효과가 있다.

도 1은 종래기술에 따른 반도체 장치의 구성도이다.
도 2는 도 1에 도시된 제1 퓨즈회로의 내부 구성도이다.
도 3은 도 1에 도시된 제2 퓨즈회로의 내부 구성도이다.
도 4A 및 도 4B는 도 3에 도시된 퓨즈 셀의 동작 원리를 설명하기 위한 구성도이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 6은 도 5에 도시된 제1 및 제2 퓨즈회로를 더욱 자세하게 보인 구성도이다.
도 7은 도 6에 도시된 제1 퓨즈 어레이의 일부분과 그에 대응하는 제1 로우 구동부 및 제1 감지증폭부의 일부분을 더욱 자세하게 보인 구성도이다.
도 8은 도 7에 도시된 제1 컬럼 선택 라인에 접속된 복수의 퓨즈 셀의 동작 원리를 설명하기 위한 구성도이다.
도 9는 도 7에 도시된 제1 라인 구동부의 내부 구성도이다.
도 10은 도 7에 도시된 제1 래치회로의 내부 구성도이다.
도 11은 도 6에 도시된 제2 감지증폭부의 일부분을 보인 내부 구성도이다.
도 12는 도 11에 도시된 제1 컬럼 선택 제어부의 내부 구성도이다.
도 13은 본 발명의 실시예에 따른 반도체 장치의 구동방법을 설명하기 위한 타이밍도이다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 5에는 본 발명의 실시예에 따른 반도체 장치가 블록 구성도로 도시되어 있다.

도 5를 참조하면, 반도체 장치(200)는 파워업(power-up) 모드시 외부전압(VEXT)을 이용하여 내부전압을 트리밍하기 위한 내부전압 설정신호(ARE0_FUSE<0:n>)를 출력하기 위한 제1 퓨즈회로(210)와, 내부전압 설정신호(ARE0_FUSE<0:n>)에 응답하여 부트업(boot-up) 모드에 진입하기 이전에 부트업 동작에 필요한 부트업 프리 동작으로써 내부전압(VIN)을 생성하기 위한 내부전압 생성회로(220)와, 부트업 모드시 내부전압(VIN)을 이용하여 리페어신호(ARE1_FUSE<0:m>)를 출력하기 위한 제2 퓨즈회로(230)를 포함할 수 있다.

여기서, 파워업 모드는 반도체 장치(200)가 초기 동작시 외부전압(VEXT)이 공급되는 파워업 구간을 말하며, 이 파워업 구간 동안에는 외부전압(VEXT)이 접지전압(VSS)레벨에서 예정된 타겟레벨까지 상승하게 된다. 한편, 파워업신호(PWRUP)는 파워업 구간에서 외부전압(VEXT)에 대응하여 상승하다가 외부전압(VEXT)이 예정된 레벨 이상이 되면 접지전압(VSS)레벨로 유지된다. 이때, 파워업신호(PWRUP)는 파워업 구간에서 순차적으로 비활성화되는 파워업 프리신호(PWRUPB-PREB), 파워업 기준신호(PWRUPB) 및 파워업 포스트신호(PWRUPB_POST)를 포함할 수 있다.

그리고, 부트업 모드는 제2 퓨즈회로(230)에 프로그램된 복수의 퓨즈신호가 순차적으로 독출되는 구간을 말하며, 내부전압(VIN)이 셋업되어야 정상적인 부트업 동작이 실시될 수 있다. 한편, 부트업 모드는 외부에서 입력되는 리셋바신호(RESETB)에 의해 진입할 수 있다. 또는, 부트업 모드는 도면에 잘 도시되지 않았지만 파워업 모드가 종료된 이후 일정한 시간 이후에 활성화되는 내부신호에 의해 진입할 수 있다.

도 6에는 도 5에 도시된 제1 및 제2 퓨즈회로(210, 230)를 더욱 자세하게 보인 내부 구성도가 도시되어 있다.

도 6을 참조하면, 제1 퓨즈회로(210)는 복수의 제1 로우(row) 선택 라인(WL<113> ~ WL<120>)과 복수의 컬럼(column) 선택 라인(BL<0> ~ BL<39>)의 일부(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)에 접속되며 파워업 모드시 복수의 제1 로우 선택 라인(WL<113> ~ WL<120>)에 실린 제1 선택전압에 응답하여 복수의 제1 퓨즈신호를 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)으로 출력하기 위한 제1 퓨즈 어레이(211)와, 파워업 모드시 외부전압(VEXT)에 대응하는 제1 선택전압을 복수의 제1 로우 선택 라인(WL<113> ~ WL<120>)으로 공급하기 위한 제1 로우 구동부(213)와, 복수의 제1 리던던시용 로우 선택 라인(RWL<113> ~ RWL<120>)과 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)에 접속되며 파워업 모드시 복수의 제1 리던던시용 로우 선택 라인(RWL<113> ~ RWL<120>)에 실린 제1 리던던시용 선택전압에 응답하여 복수의 제1 퓨즈신호를 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)으로 출력하기 위한 제1 리던던시용 퓨즈 어레이(215)와, 파워업 모드시 외부전압(VEXT)에 대응하는 제1 리던던시용 선택전압을 복수의 제1 리던던시용 로우 선택 라인(RWL<113> ~ RWL<120>)으로 공급하기 위한 제1 리던던시용 로우 구동부(217)와, 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)에 실린 복수의 제1 퓨즈신호를 감지 및 증폭하여 내부전압 설정신호(ARE0_FUSE<0> ~ ARE0_FUSE<n>)를 생성하기 위한 제1 감지증폭부(219)를 포함할 수 있다.

도 7에는 도 6에 도시된 제1 퓨즈 어레이(211), 제1 로우 구동부(213) 및 제1 감지증폭부(219)의 일예를 보인 내부 구성도가 도시되어 있고, 도 8에는 도 7에 도시된 제1 컬럼 선택 라인(BL<0>)에 접속된 복수의 퓨즈 셀의 동작 원리를 설명하기 위한 구성도가 도시되어 있다.

이때, 도 7에는 제1 퓨즈 어레이(211)의 일부분(211A)과 그 일부분(211A)에 대응하는 제1 감지증폭부(219)의 일부분(219A)만이 도시되어 있음에 유의한다.

도 7을 참조하면, 일부의 제1 퓨즈 어레이(211A)는 복수의 제1 로우 선택 라인(WL<113> ~ WL<120>)과 일부의 컬럼 선택 라인(BL<0> ~ BL<3>) 간의 교차점마다 퓨즈 셀이 구비된다. 퓨즈 셀은 각각의 제1 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)에 접속된 퓨즈(F)와, 각각의 제1 로우 선택 라인(WL<113> ~ WL<120>)의 활성화 여부에 따라 퓨즈(F)와 각각의 컬럼 선택 라인(BL<0> ~ BL<3>)을 선택적으로 접속하기 위한 스위칭부(N)를 포함한다. 퓨즈 셀은 프로그램 모드시 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)에 프로그램전압이 공급되고 로우 선택 라인(WL<113> ~ WL<120>)에 선택전압이 공급되며 컬럼 선택 라인(BL<0> ~ BL<3>)에 접지전압(VSS)이 공급됨에 따라 퓨즈(F) 양단에 높은 전압차가 발생하면서 퓨즈(F)가 고저항 상태에서 저저항 상태로 전환된다(도 4A 및 도 4B 참조). 본 발명의 실시예에서는 컬럼 선택 라인(BL<#>)당, 즉 퓨즈신호 1비트당 복수의 제1 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)에 접속된 복수의 퓨즈(F)가 프로그램된다. 그 이유를 설명하면, 퓨즈 셀은 파워업 모드시 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)에 리드전압이 공급되고 로우 선택 라인(WL<113> ~ WL<120>)에 선택전압이 공급됨에 따라 컬럼 선택 라인(BL<#>)을 통해 리드전압에 대응하는 전류가 흐르게 되는데, 파워업 모드시의 리드전압과 선택전압은 외부전압(VEXT=VDD≒1V)에 대응하므로, 컬럼 선택 라인(BL<#>)을 통해 1비트의 퓨즈신호에 대응하는 전류가 흐르기 위해서는 복수의 퓨즈 셀을 프로그램하고 복수의 퓨즈 셀을 동시에 독출하여야 한다. 예컨대, 도 8을 참조하면, 제1 컬럼 선택 라인(BL<0>)에 접속된 복수의 퓨즈 셀은 모두 프로그램된 상태이며, 파워업 모드시 복수의 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)에 리드전압(VDD)이 동시에 공급되고 복수의 로우 선택 라인(WL<113> ~ WL<120>)에 선택전압(VDD)이 동시에 공급됨에 따라 제1 컬럼 선택 라인(BL<0>)을 통해 1비트의 퓨즈신호를 감지 및 증폭하는데 충분한 양의 전류(Isa)가 흐르게 된다.

한편, 도 6에는 제1 로우 구동부(213)와 제1 퓨즈 어레이(211) 사이에 복수의 제1 로우 선택 라인(WL<113> ~ WL<120>)만을 도시하였지만, 도 7에 도시된 바와 같이 제1 로우 구동부(213)와 제1 퓨즈 어레이(211) 사이에는 복수의 제1 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)이 함께 구비된다.

계속해서 도 7을 참조하면, 제1 로우 구동부(213)는 파워업 포스트신호(PWRUPB_POST)에 응답하여 제1 파워업신호(PWR_P0)을 생성하기 위한 제1 레벨 쉬프터(VPP_L/S)와, 제1 파워업신호(PWR_P0)에 응답하여 제2 파워업신호(PWR_P1)을 생성하기 위한 제2 레벨 쉬프터(VPG_L/S)와, 파워업 포스트신호(PWRUPB_POST)와 제1 및 제2 파워업신호(PWR_P0, PWR_P1)에 응답하여 복수의 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)과 복수의 로우 선택 라인(WL<113> ~ WL<120>)을 활성화하기 위한 복수의 라인 구동부(CFWLDRV0 ~ CFWLDRV7)를 포함할 수 있다.

여기서, 복수의 라인 구동부(CFWLDRV0 ~ CFWLDRV7)는 프로그램 모드시 복수의 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)에 프로그램전압(예:5V)을 공급하고 복수의 로우 선택 라인(WL<113> ~ WL<120>)에 선택전압(예:2V)을 공급하며, 파워업 모드시 복수의 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)과 복수의 로우 선택 라인(WL<113> ~ WL<120>)에 외부전압(VDD)을 공급할 수 있다. 복수의 라인 구동부(CFWLDRV0 ~ CFWLDRV7)는 동일한 구성을 가지므로, 이하에서는 제1 라인 구동부(CFWLDRV0)만을 대표적으로 설명한다.

도 9에는 도 7에 도시된 제1 라인 구동부(CFWLDRV0)의 일예를 보인 내부 구성도가 도시되어 있다.

도 9를 참조하면, 제1 라인 구동부(CFWLDRV0)는 프로그램 모드시 프로그램 동작신호(MPGB, PGFXB)에 응답하여 프로그램전압(PGBIAS)으로 해당 로우 퓨즈 라인(WLPG<113>)을 구동하기 위한 제1 퓨즈 라인 구동부(CF0)와, 프로그램 모드시 프로그램 선택신호(MWLB, WKFXB)에 응답하여 선택전압(VWL)으로 해당 로우 선택 라인(WL<113>)을 구동하기 위한 제1 선택 라인 구동부(CF1)와, 파워업 모드시 제1 및 제2 파워업신호(PWR_P0, PWR_P1)에 응답하여 외부전압(VDD)으로 해당 로우 퓨즈 라인(WLPG<113>)을 구동하기 위한 제2 퓨즈 라인 구동부(CF2)와, 파워업 모드시 파워업 포스트신호(PWRUPB_POST)와 제1 파워업신호(PWR_P0)에 응답하여 외부전압(VDD)으로 해당 로우 선택 라인(WL<113>)을 구동하기 위한 제2 선택 라인 구동부(CF3)를 포함할 수 있다.

다시 도 7을 참조하면, 제1 감지증폭부(219)는 복수의 래치회로(219A)를 포함할 수 있다. 복수의 래치회로(219A)는 파워업 모드시 복수의 컬럼 선택 라인(BL<0> ~ BL<3>)에 실린 퓨즈신호를 래치한다. 복수의 래치회로(219A)는 동일한 구성을 가지므로, 이하에서는 제1 래치회로(LATCH0)만을 대표적으로 설명한다.

도 10에는 도 7에 도시된 제1 래치회로(LATCH0)의 일예를 보인 내부 구성도가 도시되어 있다.

도 10을 참조하면, 제1 래치회로(LATCH0)는 내부전압 설정신호(ARE0_FUSE<0>)를 출력하기 위한 래치부(LAT0)와, 파워업 프리신호(PWRUPB_PRE)에 응답하여 초기값을 래치부(LAT0)의 입력단으로 제공하기 위한 초기값 설정부(LAT1)와, 파워업 프리신호(PWRUPB_PRE)와 파워업 기준신호(PWRUPB)에 응답하여 제1 컬럼 선택 라인(BL<0>)에 실린 퓨즈신호를 래치부(LAT0)의 입력단으로 제공하기 위한 퓨즈신호 설정부(LAT2)를 포함할 수 있다.

다시 도 6을 참조하면, 제1 리던던시용 퓨즈 어레이(215)와 제1 리던던시용 로우 구동부(217)는, 제1 퓨즈 어레이(211)와 제1 로우 구동부(213)의 동작 신뢰성을 향상시키기 위해 구비되는 구성으로, 제1 퓨즈 어레이(211) 및 제1 로우 구동부(213)와 동일한 동작을 수행하므로 자세한 설명은 생략한다. 이하에서는 본 발명의 요지를 흐트러뜨리지 않기 위하여 제1 리던던시용 퓨즈 어레이(215)와 제1 리던던시용 로우 구동부(217)는 동작 설명시 제외하기로 한다.

계속해서 도 6을 참조하면, 제2 퓨즈회로(230)는 복수의 제2 로우 선택 라인(WL<0> ~ WL<112>)과 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)에 접속되며 부트업 모드시 복수의 제2 로우 선택 라인(WL<0> ~ WL<112>)에 실린 제2 선택전압에 응답하여 복수의 제2 퓨즈신호를 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)으로 출력하기 위한 제2 퓨즈 어레이(231)와, 부트업 모드시 내부전압(VIN)에 대응하는 제2 선택전압을 복수의 제2 로우 선택 라인(WL<0> ~ WL<112>)으로 공급하기 위한 제2 로우 구동부(233)와, 복수의 제2 리던던시용 로우 선택 라인(RWL<0> ~ RWL<112>)과 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)에 접속되며 부트업 모드시 복수의 제2 리던던시용 로우 선택 라인(RWL<0> ~ RWL<112>)에 실린 제2 리던던시용 선택전압에 응답하여 복수의 제2 퓨즈신호를 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)으로 출력하기 위한 제2 리던던시용 퓨즈 어레이(235)와, 부트업 모드시 내부전압(VIN)에 대응하는 제2 리던던시용 선택전압을 복수의 제2 리던던시용 로우 선택 라인(RWL<0> ~ RWL<112>)으로 공급하기 위한 제2 리던던시용 로우 구동부(237)와, 복수의 컬럼 선택 라인(BL<0> ~ BL<39>)에 실린 복수의 제2 퓨즈신호를 감지 및 증폭하여 리페어신호(ARE1_FUSE<0> ~ ARE1_FUSE<n>)를 생성하기 위한 제2 감지증폭부(239)를 포함할 수 있다.

여기서, 제2 퓨즈 어레이(231)와 제2 로우 구동부(233)와 제2 리던던시용 퓨즈 어레이(235)와 제2 리던던시용 로우 구동부(237)는 종래기술에 따른 반도체 장치(100)의 퓨즈 어레이(131)와 로우 구동부(133)와 리던던시용 퓨즈 어레이(135)와 리던던시용 로우 구동부(137)와 동일한 구성을 가지므로, 그에 대한 자세한 설명은 생략하도록 한다. 다만, 제2 감지증폭부(239)는 제1 감지증폭부(219)와 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)을 공유함에 따라 종래기술에 따른 반도체 장치(100)의 제2 감지증폭부(139)와 상이한 구성을 가질 수 있다. 따라서, 이하에서는 제2 감지증폭부(239)만을 설명한다.

도 11에는 도 6에 도시된 제2 감지증폭부(239)의 일예를 보인 내부 구성도가 도시되어 있다.

이때, 도 11에는 설명의 편의를 위해 일부의 제1 퓨즈 어레이(211A)에 대응하는 구성만이 도시되어 있음에 유의한다.

도 11을 참조하면, 제2 감지증폭부(239)는 부트업 모드시 복수의 컬럼 선택 라인(BL<0> ~ BL<3>)에 실린 복수의 제2 퓨즈신호를 순차적으로 기준신호(VSAREF)와 비교하기 위한 비교부(239_1)와, 비교부(239_1)로부터 순차적으로 출력되는 비교신호(COMP)를 리페어신호(ARE1_FUSE<0> ~ ARE1_FUSE<m>)로써 저장하기 위한 레지스터부(239_3)와, 부트업 모드시 복수의 컬럼 선택 라인(BL<0> ~ BL<3>)과 비교부(239_1)를 선택적으로 접속하고, 파워업 모드시 복수의 컬럼 선택 라인(BL<0 ~ BL<3>)과 비교부(239_1)를 전기적으로 차단하기 위한 컬럼 선택부(239_5)를 포함할 수 있다.

여기서, 컬럼 선택부(239_5)는 복수의 컬럼 선택 라인(BL<0> ~ BL<3>)과 1대1로 접속되며 복수의 컬럼 선택 제어신호(NMOSCTRL0/PMOSCTRL0 ~ NMOSCTRL3/PMOSCTRL3)에 응답하여 복수의 컬럼 선택 라인(BL<0> ~ BL<3>)과 비교부(239_1)를 선택적으로 접속하기 위한 복수의 컬럼 선택 접속부(BLSEL0 ~ BLSEL3)와, 파워업 포스트신호(PWRUPB_POST)에 응답하여 제3 파워업신호(PWR_P2)를 생성하기 위한 제3 레벨 쉬프터(VPP_L/S)와, 제3 파워업신호(PWR_P2)와 복수의 컬럼 선택신호(BLSEL<0> ~ BLSEL<3>)에 응답하여 복수의 컬럼 선택 제어신호(NMOSCTRL0/PMOSCTRL0 ~ NMOSCTRL3/PMOSCTRL3)를 생성하기 위한 복수의 컬럼 선택 제어부(CFBLVCTRL0 ~ CFBLVCTRL3)를 포함할 수 있다.

여기서, 복수의 컬럼 선택 제어부(CFBLVCTRL0 ~ CFBLVCTRL3)는 동일한 구성을 가지므로, 이하에서는 제1 컬럼 선택 제어부(CFBLVCTRL0)만을 대표적으로 설명한다.

도 12에는 도 11에 도시된 제1 컬럼 선택 제어부(CFBLVCTRL0)의 일예를 보인 내부 구성도가 도시되어 있다.

도 12를 참조하면, 제1 컬럼 선택 제어부(CFBLVCTRL0)는 제1 컬럼 선택신호(BLSEL<0>)와 제3 파워업신호(PWR_P2)를 논리합 연산하기 위한 오어 게이트와, 제1 컬럼 선택신호(BLSEL<0>)를 반전하기 위한 인버터와, 인버터의 출력신호와 제3 파워업신호(PWR_P2)를 부정 논리합 연산하기 위한 노어 게이트를 포함할 수 있다.

한편, 제2 퓨즈회로(230)에 포함된 제2 리던던시용 퓨즈 어레이(235)와 제2 리던던시용 로우 구동부(237)는, 제2 퓨즈 어레이(231)와 제2 로우 구동부(233)의 동작 신뢰성을 향상시키기 위해 구비되는 구성으로, 제2 퓨즈 어레이(231) 및 제2 로우 구동부(233)와 동일한 동작을 수행하므로 자세한 설명은 생략한다. 이하에서는 본 발명의 요지를 흐트러뜨리지 않기 위하여 제2 리던던시용 퓨즈 어레이(235)와 제2 리던던시용 로우 구동부(237)는 동작 설명시 제외하기로 한다.

이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 장치(200)의 구동방법을 설명한다.

제1 및 제2 퓨즈회로(210, 230)는 테스트 모드시 설정된 동작 환경에 따라 퓨즈 프로그램 동작이 실시될 수 있다. 예컨대, 제1 퓨즈회로(210)가 내부전압(VIN)을 트리밍하기 위한 내부전압 설정신호(ARE0_FUSE<0> ~ ARE0_FUSE<n>)를 생성할 수 있도록, 제1 로우 구동부(213)와 제2 감지증폭부(239)에 의해 제1 퓨즈 어레이(211)에 복수의 제1 퓨즈신호가 프로그램된다. 이때, 제1 퓨즈 어레이(211)는 컬럼 선택 라인 단위로 복수의 퓨즈 셀이 동일한 상태로 프로그램된다. 예컨대, 제1 퓨즈 어레이(211)에 포함된 복수의 퓨즈 셀 중 제1 컬럼 선택 라인(BL<0>)에 접속된 퓨즈 셀들은 모두 고저항 상태로 프로그램되거나 또는 모두 저저항 상태로 프로그램된다. 또한, 제2 퓨즈회로(230)가 결함 비트를 리페어하기 위한 리페어신호(ARE1_FUSE<0> ~ ARE1_FUSE<m>)를 생성할 수 있도록, 제2 로우 구동부(233)와 제2 감지증폭부(239)에 의해 제2 퓨즈 어레이(231)에 복수의 제2 퓨즈신호가 프로그램된다.

이러한 상태에서, 파워업 모드에 진입하면, 제1 퓨즈회로(210)는 외부전압(VEXT)을 이용하여 제1 퓨즈 어레이(211)에 프로그램된 복수의 제1 퓨즈신호를 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)을 통해 로우 단위로 동시에 독출하고, 복수의 제1 퓨즈신호에 대응하는 내부전압 설정신호(ARE0_FUSE<0> ~ ARE0_FUSE<n>)를 제1 감지증폭부(219)에 동시에 래치한다.

도 13에는 파워업 모드시 제1 퓨즈회로(210)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.

본 발명의 실시예에서는 제1 컬럼 선택 라인(BL<0>)에 실린 1비트의 제1 퓨즈신호가 제1 감지증폭부(219)에 래치되는 과정만을 예로 들어 설명한다. 이때, 제1 퓨즈 어레이(211) 중 제1 컬럼 선택 라인(BL<0>)에 접속된 퓨즈 셀들이 저저항 상태로 프로그램된 경우를 예로 들어 설명한다.

도 13을 참조하면, 제1 감지증폭부(219)는 파워업 프리신호(PWRPB_PRE)에 응답하여 내부전압 설정신호(ARE0_FUSE<0>)를 논리 로우 레벨로 초기화한다.

동시에 , 제1 로우 구동부(213)는 파워업 포스트신호(PWRUPB_POST)에 응답하여 복수의 제1 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)과 복수의 제1 로우 선택 라인(WL<113> ~ WL<120>)을 외부전압(VEXT=VDD)으로 구동한다. 이에 따라, 제1 컬럼 선택 라인(BL<0>)에는 1비트의 퓨즈신호에 대응하는 전류(Isa)가 흐르게 된다.

이러한 상태에서, 파워업 프리신호(PWRPB_PRE)가 논리 로우 레벨로 비활성화되면, 제1 감지증폭부(219)는 파워업 기준신호(PWRUPB)에 응답하여 제1 컬럼 선택 라인(BL<0>)에 실린 퓨즈신호를 입력받고, 그 퓨즈신호에 따라 내부전압 설정신호(ARE0_FUSE<0>)를 논리 하이 레벨로 래치한다.

앞서 설명한 제1 퓨즈회로(210)의 동작은 제1 컬럼 선택 라인(BL<0>)에 대응하는 구성만을 설명하였지만, 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)에 대응하는 모든 구성이 동시에 동작한다. 다시 말해, 파워업 모드시 복수의 제1 로우 퓨즈 라인(WLPG<113> ~ WLPG<120>)과 복수의 제1 로우 선택 라인(WL<112> ~ WL<120>)이 동시에 활성화되고, 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)에 실린 복수의 제1 퓨즈신호가 동시에 독출 및 래치된다. 물론 프로그램된 퓨즈 셀에 한하여 내부전압 설정신호(ARE0_FUSE<#>)의 논리 레벨이 뒤집힐 것이다.

한편, 파워업 모드시 제2 감지증폭부(239)는 파워업 포스트신호(PWRUPB_POST)에 응답하여 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)과의 전기적인 연결을 차단한다. 이는 제1 감지증폭부(219)가 일부의 컬럼 선택 라인(BL<0> ~ BL<3>, …, BL<32> ~ BL<35>)에 실린 각각의 제1 퓨즈신호를 정확하게 감지 및 증폭하기 위함이다.

파워업 모드에 따라 내부전압 설정신호(ARE0_FUSE<0> ~ ARE0_FUSE<n>)가 셋업되면, 내부전압 생성회로(220)는 내부전압 설정신호(ARE0_FUSE<0> ~ ARE0_FUSE<n>)에 응답하여 예정된 내부전압(VIN)을 생성한다.

이후, 부트업 모드에 진입하면, 제2 퓨즈회로(230)는 제2 퓨즈 어레이(231)에 프로그램된 복수의 제2 퓨즈신호를 독출하고, 독출된 복수의 제2 퓨즈신호에 대응하는 리페어신호(ARE1_FUSE<0> ~ ARE1_FUSE<m>)를 생성한다. 이때, 복수의 제2 퓨즈신호는 제2 로우 구동부(233)와 컬럼 선택부(239_5)에 의해 순차적으로 독출되며, 순차적으로 독출된 복수의 제2 퓨즈신호는 리페어신호(ARE1_FUSE<0> ~ ARE1_FUSE<m>)로써 순차적으로 저장된다.

이와 같은 본 발명의 실시예에 따르면, 파워업 모드 및 부트업 모드시 이용되는 퓨즈회로를 동일한 구조로 설계함으로써 제어가 용이하고 공정 간소화가 가능한 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

예컨대, 본 발명의 실시예에서는 파워업 모드시 복수의 컬럼 선택 라인 중 일부를 통해서만 퓨즈신호가 독출되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 파워업 모드시 복수의 컬럼 선택 라인 중 전부를 통해 퓨즈신호가 독출될 수 있다.

또한, 본 발명의 실시예에서는 복수의 제1 로우 선택 라인과 복수의 제1 로우 선택 라인에 접속된 복수의 퓨즈 셀을 포함하는 것으로 예를 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 제1 감지증폭부가 적은 양의 전류를 감지할 수 있다면 하나의 제1 로우 선택 라인과 하나의 퓨즈 셀을 포함할 수도 있다.

또한, 본 발명의 실시예에서는 복수의 제1 로우 선택 라인에 접속된 복수의 퓨즈 셀이 모두 동일한 상태로 프로그램되는 것을 예로 들어 설명하고 있지만, 반드시 이에 한정되는 것은 아니며, 복수의 퓨즈 셀 중 일부는 고저항 상태로 프로그램되고 나머지는 저저항 상태로 프로그램될 수도 있다.

또한, 본 발명의 실시예에서는 제1 퓨즈회로가 부트업 모드와 관련된 내부전압 설정신호를 생성하는 것으로 예를 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 부트업 모드 이외의 다른 모드에도 본 발명이 적용될 수 있다. 예컨대, 본 발명의 실시예는 제1 퓨즈회로가 데이터 폭 옵션(X4, X8 등) 모드와 관련된 설정신호를 생성할 수 있다.

200 : 반도체 장치 210 : 제1 퓨즈회로
211 : 제1 퓨즈 어레이 213 : 제1 로우 구동부
215 : 제1 리던던시용 퓨즈 어레이 217 : 제1 리던던시용 로우 구동부
219 : 제1 감지증폭부 220 : 내부전압 생성회로
230 : 제2 퓨즈회로 231 : 제2 퓨즈 어레이
233 : 제2 로우 구동부 235 : 제2 리던던시용 퓨즈 어레이
237 : 제2 리던던시용 로우 구동부 239 : 제2 감지증폭부

Claims

적어도 하나의 제1 로우(row) 선택 라인;
상기 제1 로우 선택 라인과 교차되는 적어도 하나의 컬럼(column) 선택 라인; 및
상기 제1 로우 선택 라인과 상기 컬럼 선택 라인에 접속된 적어도 하나의 제1 퓨즈 셀을 포함하는 제1 퓨즈 어레이를 포함하며, 파워업 모드(power-up)시 외부전압을 소오스 전원으로 이용하여 상기 제1 퓨즈 어레이에 프로그램된 제1 퓨즈신호를 생성하기 위한 제1 퓨즈회로
를 포함하는 반도체 장치.
제1항에 있어서,
복수의 제1 로우 선택 라인이 구비된 경우 상기 컬럼 선택 라인당 복수의 제1 퓨즈 셀이 접속되고,
상기 제1 퓨즈회로는 프로그램 모드시 상기 컬럼 선택 라인 단위로 상기 복수의 제1 퓨즈 셀이 프로그램되는 반도체 장치.
제2항에 있어서,
상기 제1 퓨즈회로는 상기 파워업 모드시 상기 복수의 제1 로우 선택 라인이 동시에 활성화되는 반도체 장치.
제1항에 있어서,
상기 제1 퓨즈신호에 응답하여 부트업(boot-up) 모드에 진입하기 이전에 상기 부트업 모드시 이용되는 내부전압을 생성하기 위한 내부전압 생성회로; 및
적어도 하나의 제2 로우 선택 라인과 상기 컬럼 선택 라인에 접속된 적어도 하나의 제2 퓨즈 셀을 포함하는 제2 퓨즈 어레이를 포함하며, 상기 부트업 모드시 상기 내부전압을 소오스 전원으로 이용하여 상기 제2 퓨즈 어레이에 프로그램된 제2 퓨즈신호를 생성하기 위한 제2 퓨즈회로를 더 포함하는 반도체 장치.
복수의 제1 로우(row) 선택 라인과 복수의 컬럼(column) 선택 라인에 접속되며, 부트업(boot-up) 모드시 상기 복수의 제1 로우 선택 라인에 실린 제1 선택전압에 응답하여 복수의 제1 퓨즈신호를 상기 복수의 컬럼 선택 라인으로 출력하기 위한 제1 퓨즈 어레이;
상기 복수의 제1 퓨즈신호를 감지 및 증폭하여 리페어신호를 생성하기 위한 제1 감지증폭부;
상기 부트업 모드시 내부전압에 대응하는 상기 제1 선택전압을 생성하기 위한 제1 로우 구동부;
복수의 제2 로우 선택 라인에 접속되고 상기 복수의 컬럼 선택 라인 중 일부 또는 전부에 접속되며, 파워업(power-up) 모드시 상기 복수의 제2 로우 선택 라인에 실린 제2 선택전압에 응답하여 복수의 제2 퓨즈신호를 상기 복수의 컬럼 선택 라인 중 일부 또는 전부로 출력하기 위한 제2 퓨즈 어레이;
상기 복수의 제2 퓨즈신호를 감지 및 증폭하여 내부전압 설정신호를 생성하기 위한 제2 감지증폭부; 및
상기 파워업 모드시 외부전압에 대응하는 상기 제2 선택전압을 생성하기 위한 제2 로우 구동부
를 포함하는 반도체 장치.
제5항에 있어서,
상기 내부전압 설정신호에 응답하여 상기 내부전압을 생성하기 위한 내부전압 생성회로를 더 포함하는 반도체 장치.
제5항에 있어서,
상기 제1 퓨즈 어레이는 복수의 제1 퓨즈 셀을 포함하며,
상기 복수의 제1 퓨즈 셀 각각은,
일단이 해당 로우 퓨즈 라인에 접속되고 타단이 선택 노드에 접속된 퓨즈 소자; 및
일단이 상기 선택 노드에 접속되고 타단이 해당 컬럼 선택 라인에 접속되며, 해당 로우 선택 라인에 실린 상기 제1 선택전압에 응답하여 스위칭 동작을 수행하기 위한 스위칭 소자를 포함하는 반도체 장치.
제7항에 있어서,
상기 제1 로우 구동부는 프로그램 모드시 복수의 제1 로우 퓨즈 라인을 통해 제1 프로그램전압을 공급하고 상기 복수의 제1 로우 선택 라인을 통해 상기 제1 프로그램전압에 대응하는 상기 제1 선택전압을 공급하며, 상기 부트업 모드시 상기 복수의 제1 로우 퓨즈 라인을 통해 제1 리드전압을 공급하고 상기 복수의 제1 로우 선택 라인을 통해 상기 제1 리드전압에 대응하는 상기 제1 선택전압을 공급하는 반도체 장치.
제5항에 있어서,
상기 제1 감지증폭부는,
상기 부트업 모드시 상기 복수의 컬럼 선택 라인에 실린 상기 복수의 제1 퓨즈신호를 순차적으로 기준신호와 비교하기 위한 비교부;
상기 비교부로부터 순차적으로 출력되는 비교신호를 상기 리페어신호로써 저장하기 위한 레지스터부; 및
상기 부트업 모드시 상기 복수의 컬럼 선택 라인과 상기 비교부를 선택적으로 접속하고, 상기 파워업 모드시 상기 복수의 컬럼 선택 라인 중 일부 또는 전부와 상기 비교부를 전기적으로 차단하기 위한 컬럼 선택부를 포함하는 반도체 장치.
제9항에 있어서,
상기 컬럼 선택부는,
상기 복수의 컬럼 선택 라인과 1대1로 접속되며, 복수의 컬럼 선택 제어신호에 응답하여 상기 복수의 컬럼 선택 라인과 상기 비교부를 선택적으로 접속하기 위한 복수의 컬럼 선택 접속부; 및
파워업신호와 복수의 컬럼 선택신호에 응답하여 상기 복수의 컬럼 선택 제어신호를 생성하기 위한 복수의 컬럼 선택 제어부를 포함하는 반도체 장치.
제5항에 있어서,
상기 제2 퓨즈 어레이는 복수의 제2 퓨즈 셀을 포함하며,
상기 복수의 제2 퓨즈 셀 각각은,
일단이 해당 로우 퓨즈 라인에 접속되고 타단이 선택 노드에 접속된 퓨즈; 및
일단이 상기 선택 노드에 접속되고 타단이 해당 컬럼 선택 라인에 접속되며, 해당 로우 선택 라인에 실린 상기 제2 선택전압에 응답하여 스위칭 동작을 수행하기 위한 스위칭부를 포함하는 반도체 장치.
제11항에 있어서,
상기 제2 로우 구동부는 프로그램 모드시 복수의 제2 로우 퓨즈 라인을 통해 제2 프로그램전압을 공급하고 상기 복수의 제2 로우 선택 라인을 통해 상기 제2 프로그램 전압에 대응하는 상기 제2 선택전압을 공급하며, 상기 파워업 모드시 상기 복수의 제2 로우 퓨즈 라인을 통해 상기 외부전압에 대응하는 제2 리드전압을 공급하고 상기 복수의 제2 로우 선택 라인을 통해 상기 제2 리드전압에 대응하는 상기 제2 선택전압을 공급하는 반도체 장치.
제12항에 있어서,
상기 제2 로우 구동부는 복수의 제2 라인 구동부를 포함하며,
상기 복수의 제2 라인 구동부 각각은,
프로그램 동작신호에 응답하여 상기 제2 프로그램전압으로 해당 로우 퓨즈 라인을 구동하기 위한 제1 퓨즈 라인 구동부;
프로그램 선택신호에 응답하여 상기 제2 프로그램전압에 대응하는 상기 제2 선택전압으로 해당 로우 선택 라인을 구동하기 위한 제1 선택 라인 구동부;
파워업신호에 응답하여 상기 외부전압으로 해당 로우 퓨즈 라인을 구동하기 위한 제2 퓨즈 라인 구동부; 및
상기 파워업신호에 응답하여 상기 외부전압으로 해당 로우 선택 라인을 구동하기 위한 제2 선택 라인 구동부를 포함하는 반도체 장치.
제5항에 있어서,
상기 제2 감지증폭부는 상기 복수의 컬럼 선택 라인 중 일부 또는 전부와 접속되며, 파워업신호에 응답하여 해당 컬럼 선택 라인에 실린 퓨즈신호를 래치하기 위한 복수의 래치회로를 포함하는 반도체 장치.
제14항에 있어서,
상기 파워업신호는 파워업 구간에서 순차적으로 비활성화되는 파워업 프리신호, 파워업 기준신호 및 파워업 포스트신호를 포함하며,
상기 복수의 래치회로 각각은,
상기 내부전압 설정신호를 출력하기 위한 래치부;
상기 파워업 프리신호에 응답하여 초기값을 상기 래치부의 입력단으로 제공하기 위한 초기값 설정부; 및
상기 파워업 프리신호와 상기 파워업 기준신호에 응답하여 해당 컬럼 선택 라인에 실린 퓨즈신호를 상기 래치부의 입력단으로 제공하기 위한 퓨즈신호 설정부를 포함하는 반도체 장치.
제15항에 있어서,
상기 제2 로우 구동부는 상기 파워업 포스트신호에 응답하여 상기 제2 선택전압을 상기 복수의 제2 로우 선택 라인으로 제공하는 반도체 장치.
제5항에 있어서,
복수의 제1 리던던시용 로우 선택 라인과 상기 복수의 컬럼 선택 라인에 접속되며, 상기 부트업 모드시 상기 복수의 제1 리던던시용 로우 선택 라인에 실린 제1 리던던시용 선택전압에 응답하여 상기 복수의 제1 퓨즈신호를 복수의 컬럼 선택 라인으로 출력하기 위한 제2 리던던시용 퓨즈 어레이; 및
상기 부트업 모드시 내부전압에 대응하는 제1 리던던시용 선택전압을 복수의 제1 리던던시용 로우 선택 라인으로 공급하기 위한 제1 리던던시용 로우 구동부를 더 포함하는 반도체 장치.
제5항에 있어서,
복수의 제2 리던던시용 로우 선택 라인에 접속되고 상기 복수의 컬럼 선택 라인 중 일부 또는 전부에 접속되며, 상기 파워업 모드시 복수의 제2 리던던시용 로우 선택 라인에 실린 제2 리던던시용 선택전압에 응답하여 복수의 제2 퓨즈신호를 상기 복수의 컬럼 선택 라인 중 일부 또는 전부로 출력하기 위한 제2 리던던시용 퓨즈 어레이; 및
상기 파워업 모드시 상기 외부전압에 대응하는 제2 리던던시용 선택전압을 복수의 제2 리던던시용 로우 선택 라인으로 공급하기 위한 제2 리던던시용 로우 구동부를 더 포함하는 반도체 장치.
복수의 컬럼(column) 선택 라인을 공유하는 제1 및 제2 퓨즈 어레이를 포함하는 반도체 장치의 구동방법에 있어서,
파워업(power-up) 모드시, 외부전압을 이용하여 상기 제2 퓨즈 어레이에 프로그램된 복수의 제2 퓨즈신호를 상기 복수의 컬럼 선택 라인을 통해 로우(row) 단위로 동시에 독출하고, 상기 복수의 제2 퓨즈신호에 대응하는 내부전압 설정신호를 제2 감지증폭부에 동시에 래치하는 단계;
상기 내부전압 설정신호에 응답하여 예정된 내부전압을 생성하는 단계; 및
부트업(boot-up) 모드시, 상기 내부전압을 이용하여 상기 제1 퓨즈 어레이에 프로그램된 복수의 제1 퓨즈신호를 상기 복수의 컬럼 선택 라인을 통해 순차적으로 독출하고, 상기 복수의 제1 퓨즈신호에 대응하는 리페어신호를 제1 감지증폭부에 순차적으로 저장하는 단계
를 포함하는 반도체 장치의 구동방법.
제18항에 있어서,
상기 복수의 제2 퓨즈신호를 독출하는 단계는 상기 제2 퓨즈 어레이에 포함된 복수의 제2 로우 선택 라인이 동시에 활성화되고, 상기 복수의 컬럼 선택 라인과 상기 제1 감지증폭부가 전기적으로 차단되는 반도체 장치의 구동방법.