CN104700898A - 半导体器件和驱动半导体器件的方法 - Google Patents

半导体器件和驱动半导体器件的方法 Download PDF

Info

Publication number
CN104700898A
CN104700898A CN201410725597.6A CN201410725597A CN104700898A CN 104700898 A CN104700898 A CN 104700898A CN 201410725597 A CN201410725597 A CN 201410725597A CN 104700898 A CN104700898 A CN 104700898A
Authority
CN
China
Prior art keywords
fuse
line
row
voltage
mode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410725597.6A
Other languages
English (en)
Other versions
CN104700898B (zh
Inventor
金渊郁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104700898A publication Critical patent/CN104700898A/zh
Application granted granted Critical
Publication of CN104700898B publication Critical patent/CN104700898B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

一种半导体器件包括：至少一个第一行选择线；与所述第一行选择线交叉的至少一个列选择线；以及第一熔丝电路，其包括第一熔丝阵列，且适于在加电模式下通过将外部电压用作源电压来输出在所述第一熔丝阵列中编程的第一熔丝信号，其中，所述第一熔丝阵列包括与所述第一行选择线和所述列选择线耦接的至少一个第一熔丝单元。

Description

半导体器件和驱动半导体器件的方法
相关申请的交叉引用
本申请要求2013年12月10日提交的申请号为10-2013-0153173的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及半导体设计技术，且更具体地涉及具有熔丝电路的半导体器件，以及驱动具有熔丝电路的半导体器件的方法。
背景技术
通常，半导体器件包括储存用于设置操作环境的各条信息的熔丝电路。例如，在熔丝电路中储存对应于缺陷的冗余信息、针对内部电压的修调信息和模式寄存器设置(MRS)信息等。
熔丝电路可以被分类为：物理熔丝电路，其中连接通过激光辐射来控制；以及电熔丝电路，其中，连接通过电信号来控制。
因为电熔丝电路与物理熔丝电路不同，电熔丝电路的连接在封装级上是可控的，所以最近电熔丝电路已被广泛使用。
图1是图示传统半导体器件100的框图。
参见图1，传统半导体器件100包括第一熔丝电路110、内部电压发生电路120和第二熔丝电路130。第一熔丝电路110在加电模式下通过使用外部电压VEXT输出用于修调内部电压的内部电压设置信号SRE_FUSE<0:n>。内部电压发生电路120响应于内部电压设置信号SRE_FUSE<0:n>来产生内部电压VIN。第二熔丝电路130在启动模式下通过使用内部电压VIN来输出修复信号ARE_FUSE<0:m>。
加电模式是在传统半导体器件100的初始操作期间供应外部电压VEXT的加电部分，以及在加电部分中外部电压VEXT从接地电压VSS电平升高至预定目标电平。在加电部分中加电信号PWRUP与外部电压VEXT相对应地升高，然后当外部电压VEXT升高至预定目标电平之上时，保持接地电压VSS电平。
启动模式是把编程在第二熔丝电路130中的多个熔丝信号顺序读出且当设立了内部电压VIN时正常执行启动操作的部分。可以通过从外部输入的复位信号RESETB来进入启动模式。尽管在附图中未图示，但是可以通过在加电模式完成之后的预定时间使能的内部信号来进入启动模式。
图2是在图1中所示的第一熔丝电路110的详细框图。
参见图2，第一熔丝电路110包括多个单e-fuse(电熔丝)电路SRE0至SREn和第一感测放大单元SRE_S/A。单e-fuse电路SRE0至SREn通过破裂命令Rupture_CMD来编程，并且产生与单e-fuse电路SRE0至SREn是否被编程相对应的相应第一熔丝信号SRE<0>至SRE<n>。第一感测放大单元SRE_S/A响应于加电信号PWRUP和第一熔丝信号SRE<0>至SRE<n>来产生内部电压设置信号SRE_FUSE<0:n>。
单e-fuse电路SRE0至SREn中的每个包括：输入单元INT，用于接收破裂命令Rupture_CMD；驱动单元P，用于响应于经由输入单元INT输入的破裂命令来将外部电压VEXT供应至感测放大节点ND；以及e-fuse，其耦接在感测放大节点ND和低压端VBBF之间。
尽管未在附图中图示，但是第一感测放大单元SRE_S/A也包括用于响应于加电信号PWRUP来锁存熔丝信号SRE<0>至SRE<n>的多个锁存单元。
图3是在图1中所示的第二熔丝电路130的详细框图。图4A和图4B是描述包括在图3中所示的熔丝阵列中的熔丝单元的操作的详细图示。
参见图3，第二熔丝电路130包括熔丝阵列131、行驱动单元133、冗余熔丝阵列135、冗余行驱动单元137和第二感测放大单元139。熔丝阵列131与多个行选择线WL<0>至WL<120>和多个列选择线BL<0>至BL<39>耦接。行驱动单元133激活行选择线WL<0>至WL<120>之中的一个。冗余熔丝阵列135与多个冗余行选择线RWL<0>至RWL<120>和列选择线BL<0>至BL<39>耦接。冗余行驱动单元137激活冗余行选择线RWL<0>至RWL<120>之中的一个。第二感测放大单元139通过感测和放大列选择线BL<0>至BL<39>的多个第二熔丝信号来产生修复信号ARE_FUSE<0:m>。
熔丝阵列131包括熔丝单元，熔丝单元形成在行选择线WL<0>至WL<120>和列选择线BL<0>至BL<39>的每个交叉点处。如在图4A中所示，熔丝单元中的每个包括：与行熔丝线WLPG<#>耦接的熔丝F；以及切换单元N，用于基于行选择线WL<#>是否激活来选择性地将熔丝F与列选择线BL<#>耦接。在编程模式下，在编程电压VPG被供应至行熔丝线WLPG<#>且选择电压VWL被供应至行选择线WL<#>，以及接地电压VSS被供应至列选择线BL<#>时，在熔丝F的两端之间出现高电压差，且熔丝F从高电阻状态改变至低电阻状态。例如，在编程模式下，编程电压VPG是5V，而选择电压VWL是2V。图4B示出了熔丝F被编程且被改变至低电阻状态。当熔丝F被编程时，由于在启动模式下读出电压VPG被供应至行熔丝线WLPG<#>，以及选择电压VWL被供应至行选择线WL<#>，所以与读出电压VPG相对应的电流Isa流经列选择线BL<#>。例如，在启动模式下，读出电压VPG是2V，以及选择电压VWL是1V。
图3图示了行驱动单元133和熔丝阵列131之间的行选择线WL<0>至WL<120>，以及图4图示了行驱动单元133和熔丝阵列131之间的多个行熔丝线WLPG<0>至WLPG<120>。
在图3中所示的冗余熔丝阵列135和冗余行驱动单元137被形成以改善熔丝阵列131和行驱动单元133的操作可靠性，并且与熔丝阵列131和行驱动单元133执行相同的操作，因而省略详细描述。
接下来描述具有上述结构的传统半导体器件100的操作。
基于在测试模式下设置的系统要求对第一熔丝电路110和第二熔丝电路130执行熔丝编程操作。例如，包括在对应的单e-fuse电路SRE#中的e-fuse E-FUSE基于破裂命令Rupture_CMD在第一熔丝电路110中被编程，并且在对应的行选择线WL<#>和对应的列选择线BL<#>被选中，且经由对应的行熔丝线WLPG<#>供应了编程电压VPG时，在第二熔丝电路130中对对应的熔丝F进行编程。
当进入加电模式时，第一熔丝电路110读出编程在多个单e-fuse电路SRE0至SREn中的多个第一熔丝信号SRE<0>至SRE<n>，并且产生与读出第一熔丝信号SRE<0>至SRE<n>相对应的内部电压设置信号SRE_FUSE<0>至SRE_FUSE<n>。第一熔丝信号SRE<0>至SRE<n>被同时读出，并且锁存以作为内部电压设置信号SRE_FUSE<0>至SRE_FUSE<n>。
内部电压发生电路120响应于内部电压设置信号SRE_FUSE<0>至SRE_FUSE<n>来产生预定内部电压VIN。
随后，当进入启动模式时，第二熔丝电路130读出编程在熔丝阵列131中的多个第二熔丝信号，然后产生与读出第二熔丝信号相对应的修复信号ARE_FUSE<0>至ARE_FUSE<m>。第二熔丝信号通过行驱动单元133和第二感测放大单元139顺序读出，并且顺序锁存以作为修复信号ARE_FUSE<0>至ARE_FUSE<m>。
综上所述，传统半导体器件100控制在启动模式之前必须被执行的内部电压发生操作。传统半导体器件100在加电模式下通过第一熔丝电路110控制内部电压发生操作，并且当内部电压处于稳定状态时，在进入启动模式时正常读出在第二熔丝电路130中编程的熔丝信号。
由于具有上述结构的传统半导体器件100在加电模式下立即读出与内部电压设置信号SRE_FUSE<0>至SRE_FUSE<n>相对应的第一熔丝信号SRE<0>至SRE<n>，所以传统半导体器件100不需要时间来启动，并且具有在启动模式下读出大量第二熔丝信号的优点。
然而，由于第一熔丝电路110和第二熔丝电路130彼此不同地形成，所以传统半导体器件100具有它可能不受控制且其过程复杂的问题。
发明内容
本发明的示例性实施例针对一种在不同操作模式下使用的熔丝电路具有相同的部件和配置的半导体器件以及一种用于驱动所述半导体器件的方法。
根据本发明的一个实施例，一种半导体器件可以包括：至少一个第一行选择线；与所述第一行选择线交叉的至少一个列选择线；以及具有第一熔丝阵列的第一熔丝电路，其适于在加电模式下通过将外部电压用作源电压来输出编程在所述第一熔丝阵列中的第一熔丝信号，其中，所述第一熔丝阵列包括与所述第一行选择线和所述列选择线耦接的至少一个第一熔丝单元。
当可以形成了多个第一行选择线时，多个第一熔丝单元可以与列选择线耦接，以及在编程模式下，所述第一熔丝单元可以以列选择线为单位被编程在所述第一熔丝电路中。在所述加电模式下，在所述第一熔丝电路中所述第一行选择线可以基本上同时激活。半导体器件还可以包括内部电压发生电路，其适于响应于所述第一熔丝信号在进入所述启动模式之前产生用于所述启动模式的内部电压。
根据本发明的另一个实施例，一种半导体器件可以包括：第一熔丝阵列，所述第一熔丝阵列与多个第一行选择线和多个列选择线耦接，且适于在启动模式下响应于经由所述第一行选择线供应的第一选择电压来将多个第一熔丝信号输出至所述列选择线；第一感测放大单元，适于通过感测且放大所述第一熔丝信号来产生信息信号；第一行驱动单元，适于在所述启动模式下利用对应于内部电压的所述第一选择电压驱动所述第一行选择线；第二熔丝阵列，所述第二熔丝阵列与多个第二行选择线和部分或全部的列选择线耦接，且适于在所述启动模式之前的加电模式下，响应于经由所述第二行选择线供应的第二选择电压来将多个第二熔丝信号输出至部分的或全部的列选择线；第二感测放大单元，适于通过感测且放大所述第二熔丝信号来产生内部电压设置信号；以及第二行驱动单元，适于在所述加电模式下利用对应于外部电压的所述第二选择电压驱动所述第二行选择线。
半导体器件还包括内部电压发生电路，其适于响应于所述内部电压设置信号来产生所述内部电压。所述第一熔丝单元阵列可以包括多个第一熔丝单元，且所述第一熔丝单元中的每个包括：熔丝，其中，一端与对应的行熔丝线耦接，以及另一端与对应的选择节点耦接；以及切换单元，其中，一端与所述选择节点耦接，以及另一端与对应的列选择线耦接，其中，所述切换单元响应于经由对应的行选择线供应的所述第一选择电压来执行切换操作。所述第一行驱动单元在编程模式下经由多个第一行熔丝线供应第一编程电压，以及经由所述第一行选择线供应对应于所述第一编程电压的所述第一选择电压，以及在所述启动模式下经由所述第一行熔丝线供应第一读出电压，以及经由所述第一行选择线供应对应于所述第一读出电压的所述第一选择电压。所述第一感测放大单元可以包括：比较单元，适于在所述启动模式下顺序比较经由所述列选择线供应的所述第一熔丝信号；寄存器单元，适于将从所述比较单元顺序输出的比较信号储存为所述信息信号；以及列选择单元，适于在所述启动模式下选择性地将所述列选择线与所述比较单元耦接，以及在所述加电模式下将部分的或全部的所述列选择线与所述比较单元电阻断。所述列选择单元可以包括：多个列选择耦接单元，其与所述列选择线一对一耦接，且适于响应于多个列选择控制信号来选择性地将所述列选择线与所述比较单元耦接；以及多个列选择控制单元，适于响应于加电信号和多个列选择信号来产生所述列选择控制信号。所述第二熔丝阵列可以包括多个第二熔丝单元，且所述第二熔丝单元中的每个包括：熔丝，其中，一端可以与对应的行熔丝线耦接，以及另一端可以与选择节点耦接；以及切换单元，其中，一端可以与所述选择节点耦接，而另一端可以与对应的列选择线耦接，且响应于经由对应的行选择线供应的所述第二选择电压来执行切换操作。所述第二行驱动单元在编程模式下，经由多个第二行熔丝线供应第二编程电压，以及经由所述第二行选择线供应对应于所述第二编程电压的所述第二选择电压，以及在所述加电模式下，经由所述第二行熔丝线供应对应于所述外部电压的第二读出电压，以及经由所述第二行选择线供应对应于所述第二读出电压的所述第二选择电压。所述第二行驱动单元可以包括多个第二线驱动单元，且所述第二线驱动单元中的每个可以包括：第一熔丝线驱动单元，适于响应于编程操作信号来利用所述第二编程电压驱动对应的行熔丝线；第一选择线驱动单元，适于响应于编程选择信号来利用对应于所述第二编程电压的所述第二选择电压驱动对应的行选择线；第二熔丝线驱动单元，适于响应于加电信号来利用所述外部电压驱动对应的行熔丝线；以及第二选择线驱动单元，适于响应于所述加电信号来利用所述外部电压驱动行选择线。所述第二感测放大单元可以与部分的或全部的列选择线耦接，且可以包括适于响应于加电信号来锁存经由对应的列选择线供应的熔丝信号的多个锁存电路。所述加电信号包括在所述加电模式下顺序去激活的加电预信号、加电参考信号和加电后信号，以及其中，所述锁存电路中的每个可以包括：锁存单元，适于输出所述内部电压设置信号；初始值设置单元，适于响应于所述加电预信号来将初始值提供至所述锁存单元的输入端；以及熔丝信号设置单元，适于响应于所述加电预信号和所述加电参考信号来将经由对应的列选择线供应的熔丝信号提供至所述锁存单元的输入端。所述第二行驱动单元响应于所述加电后信号来将所述第二选择电压提供至所述第二行选择线。半导体器件还可以包括：第一冗余熔丝阵列，所述第一冗余熔丝阵列与多个第一冗余行选择线和所述列选择线耦接，且适于在所述启动模式下响应于经由所述第一冗余行选择线供应的第一冗余选择电压来将所述第一熔丝信号输出至所述列选择线；以及第一冗余行驱动单元，适于在所述启动模式下将对应于所述内部电压的第一冗余选择电压供应至所述第一冗余行选择线。半导体器件还可以包括：第二冗余熔丝阵列，所述第二冗余熔丝阵列可以与多个第二冗余行选择线和部分的或全部的所述列选择线耦接，且适于在所述加电模式下响应于经由多个第二冗余行选择线供应的第二冗余选择电压来将所述第二熔丝信号输出至部分的或全部的所述列选择线；以及第二冗余行驱动单元，适于在所述加电模式下将对应于所述外部电压的所述第二冗余选择电压供应至所述第二冗余行选择线。
根据本发明的另一个实施例，一种驱动具有共享多个列选择线的第一熔丝阵列和第二熔丝阵列的半导体器件的方法可以包括：在加电模式下，经由所述列选择线以行为单位通过使用外部电压同时读出编程在所述第二熔丝阵列中的多个第二熔丝信号，且将对应于所述第二熔丝信号的内部电压设置信号锁存至第二感测放大单元中；响应于所述内部电压设置信号来产生预定内部电压；以及在启动模式下，经由所述列选择线通过使用所述内部电压来顺序地读出编程在所述第一熔丝阵列中的多个第一熔丝信号，以及将对应于所述第一熔丝信号的信息信号顺序地储存至第一感测放大单元中。
读出所述第二熔丝信号可以包括可以同时激活包括在所述第二熔丝阵列中的多个第二行选择线以及可以电阻断所述列选择线和所述第一感测放大单元的过程。
附图说明
图1是图示传统半导体器件的框图；
图2是在图1中所示的第一熔丝电路的详细图示；
图3是在图1中所示的第二熔丝电路的详细图示；
图4A和图4B是描述包括在图3中所示的熔丝阵列中的熔丝单元的操作的详细图示；
图5是图示根据本发明的一个实施例的半导体器件的框图；
图6是在图5中所示的第一熔丝电路和第二熔丝电路的详细图示；
图7是图示在图6中所示的第一熔丝电路的一部分、第一行驱动单元的一部分和第一感测放大单元的一部分的详细图示；
图8是描述与在图7中所示的第一列选择线耦接的多个熔丝单元的操作的图示；
图9是在图7中所示的第一线驱动单元的详细图示；
图10是在图7中所示的第一锁存电路的详细图示；
图11是图示在图6中所示的第二感测放大单元的一部分的详细图示；
图12是在图11中所示的第一列选择控制单元的详细图示；
图13是描述根据本发明的一个实施例的驱动半导体器件的方法的时序图。
具体实施方式
以下将参照附图更详细地描述本发明的示例性实施例。提供了这些实施例，使得本公开将充分而完整，并且将向本领域的技术人员全面地传达本发明的范围。
然而，本发明可以以不同形式实施，且不应当被解释为局限于本文所列实施例。更确切地，提供了这些实施例，使得本公开将充分而完整，且将向本领域的技术人员全面地传达本发明的范围。在本公开中，附图标记在本发明的各种附图和实施例中直接对应于类似标记的部分。
附图未必按比例，并且在一些情况下，为了清楚地图示实施例的特征，可以对比例进行夸大处理。在本说明书中，使用了具体术语。这些术语用来描述本发明，并且不用来限定本发明的道理或限制本发明的范围。
在本说明书中还应注意，“和/或”表示包括在“和/或”之前和之后布置的一个或更多个部件。此外，“连接/耦接”不仅指的是一个部件与另一个部件直接耦接，还指的是一个部件经由中间部件与另一个部件间接耦接。另外，只要未具体提及，单数形式可以包括复数形式。此外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或添加一个或更多个部件、步骤、操作和元件。
图5是图示根据本发明的一个实施例的半导体器件200的框图。
参见图5，半导体器件200可以包括第一熔丝电路210、内部电压发生电路220和第二熔丝电路230。在加电模式下，第一熔丝电路210通过使用外部电压VEXT输出用于修调内部电压的内部电压设置信号ARE0_FUSE<0:n>。内部电压发生电路220响应于内部电压设置信号ARE0_FUSE<0:n>来产生内部电压VIN，作为在进入启动模式之前启动操作所必需的启动预操作。在启动模式下，第二熔丝电路230通过使用内部电压VIN来输出信息信号(例如，修复信号)ARE1_FUSE<0:m>。
加电模式表示在半导体器件200的初始操作期间供应外部电压VEXT的加电部分，并且在加电部分中外部电压VEXT从接地电压VSS电平升高至预定目标电平。在加电部分中加电信号PWRUP与外部电压VEXT相对应地升高，然后当外部电压VEXT升高至预定目标电平之上时保持接地电压VSS电平。加电信号PWRUP可以包括在加电部分中顺序地去激活的加电预信号PWRUPB-PRE、加电参考信号PWRUPB和加电后信号PWRUPB_POST。
启动模式是顺序地读出编程在第二熔丝电路230中的多个熔丝信号且当设立了内部电压VIN时正常执行启动操作的部分。可以通过从外部输入的复位信号RESETB来进入启动模式。尽管在附图中未图示，但是可以通过在加电模式完成之后的预定时间使能的内部信号来进入启动模式。
图6是在图5中所示的第一熔丝电路210和第二熔丝电路230的详细图示。
参见图6，第一熔丝电路210可以包括第一熔丝阵列211、第一行驱动单元213、第一冗余熔丝阵列215、第一冗余行驱动单元217和第一感测放大单元219。在加电模式下，第一熔丝阵列211与多个第一行选择线WL<113>至WL<120>和多个列选择线BL<0>至BL<39>的部分BL<0>至BL<3>,…,BL<32>至BL<35>耦接，并且响应于经由第一行选择线WL<113>至WL<120>供应的第一选择电压来将多个第一熔丝信号输出至部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>。在加电模式下，第一行驱动单元213将对应于外部电压VEXT的第一选择电压供应至行选择线WL<113>至WL<120>。在加电模式下，第一冗余熔丝阵列215与多个第一冗余行选择线RWL<113>至RWL<120>和部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>耦接，并且响应于经由第一冗余行选择线RWL<113>至RWL<120>供应的第一冗余选择电压来将熔丝信号输出至部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>。在加电模式下，第一冗余行驱动单元217将对应于外部电压VEXT的第一冗余选择电压供应至冗余行选择线RWL<113>至RWL<120>。第一感测放大单元219通过感测且放大经由部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>供应的熔丝信号来产生内部电压设置信号ARE0_FUSE<0>至ARE0_FUSE<n>。
图7是图6中所示的第一熔丝电路211、第一行驱动单元213和第一感测放大单元219的详细图示。图8是描述与图7中所示的第一列选择线BL<0>耦接的多个熔丝单元的操作的图示。
图7图示了第一熔丝阵列211的部分211A和与第一熔丝阵列211的部分211A相对应的第一感测放大单元219的部分219A。
参见图7，部分熔丝阵列211A可以包括熔丝单元，熔丝单元形成在第一行选择线WL<113>至WL<120>和部分列选择线BL<0>至BL<3>的每个交叉点处。熔丝单元可以包括：熔丝F，与相应的第一行熔丝线WLPG<113>至WLPG<120>耦接；以及切换单元N，用于基于行选择线WL<113>至WL<120>是否被激活来选择性地将熔丝F与相应的列选择线BL<0>至BL<3>耦接。在编程模式下，在编程电压被供应至行熔丝线WLPG<113>至WLPG<120>，且选择电压被供应至行选择线WL<113>至WL<120>，而且接地电压VSS被供应至列选择线BL<0>至BL<3>时，在每个熔丝F的两端之间出现高电压差，并且熔丝F中的每个从高电阻状态变化至低电阻状态(参见图4A和图4B)。在本发明的实施例中，与行熔丝线WLPG<113>至WLPG<120>耦接的多个熔丝F通过列选择线BL<#>(即，通过1比特的熔丝信号)来编程。原因如下:在加电模式下，在读出电压被供应至行熔丝线WLPG<113>至WLPG<120>，且选择电压被供应至行选择线WL<113>至WL<120>时，与读出电压相对应的电流流经列选择线BL<#>。由于在加电模式下读出电压和选择电压对应于外部电压VEXT＝VDD≒1V，所以多个熔丝单元被编程且被同时读出，使得与1比特熔丝信号相对应的电流可以流经列选择线BL<#>。例如，参见图8，与第一列选择线BL<0>耦接的熔丝单元都进行了编程，以及在加电模式下在读出电压VDD被同时供应至行熔丝线WLPG<113>至WLPG<120>且选择电压VDD被同时供应至行选择线WL<113>至WL<120>时，适于感测且放大1比特熔丝信号的电流Isa流经第一列选择线BL<0>。
图6仅图示了在第一行驱动单元213和第一熔丝阵列211之间的行选择线WL<113>至WL<120>，以及图7图示了在第一行驱动单元213和第一熔丝阵列211之间的行熔丝线WLPG<113>至WLPG<120>连同行选择线WL<113>至WL<120>。
参见图7，第一行驱动单元213可以包括第一电平移位器VPP_L/S、第二电平移位器VPG_L/S和多个线驱动单元CFWLDRV0至CFWLDRV7。第一电平移位器VPP_L/S响应于加电后信号PWRUPB_POST来产生第一加电信号PWR_P0。第二电平移位器VPG_L/S响应于第一加电信号PWR_P0来产生第二加电信号PWR_P1。线驱动单元CFWLDRV0至CFWLDRV7响应于加电后信号PWRUPB_POST以及第一加电信号PWR_P0和第二加电信号PWR_P1来激活行熔丝线WLPG<113>至WLPG<120>和行选择线WL<113>至WL<120>。
线驱动单元CFWLDRV0至CFWLDRV7在编程模式下可以将编程电压(例如，5V)供应至行熔丝线WLPG<113>至WLPG<120>，以及将选择电压(例如，2V)供应至行选择线WL<113>至WL<120>，以及在加电模式下可以将外部电压VDD供应至行熔丝线WLPG<113>至WLPG<120>和行选择线WL<113>至WL<120>。由于线驱动单元CFWLDRV0至CFWLDRV7具有相同的结构，所以在下文中仅描述第一线驱动单元CFWLDRV0。
图9是在图7中所示的第一线驱动单元CFWLDRV0的详细图示。
参见图9，第一线驱动单元CFWLDRV0可以包括第一熔丝线驱动单元CF0、第一选择线驱动单元CF1、第二熔丝线驱动单元CF2和第二选择线驱动单元CF3。在编程模式下，第一熔丝线驱动单元CF0响应于编程操作信号MPGB和PGFXB来利用编程电压PGBIAS驱动对应的行熔丝线WLPG<113>。在编程模式下，第一选择线驱动单元CF1响应于编程选择信号MWLB和WKFXB来利用选择电压VWL驱动对应的行选择线WL<113>。在加电模式下，第二熔丝线驱动单元CF2响应于第一加电信号PWR_P0和第二加电信号PWR_P1来利用外部电压VDD驱动对应的行熔丝线WLPG<113>。在加电模式下，第二选择线驱动单元CF3响应于加电后信号PWRUPB_POST和第一加电信号PWR_P0来利用外部电压VDD驱动行选择线WL<113>。
再次参见图7，第一感测放大单元219可以包括多个锁存电路219A。在加电模式下，锁存电路219A锁存经由列选择线BL<0>至BL<3>供应的熔丝信号。由于各锁存电路219A具有相同的结构，所以只描述第一锁存电路LATCH0。
图10是图7中所示的第一锁存电路LATCH0的详细图示。
参见图10，第一锁存电路LATCH0可以包括锁存单元LAT0、初始值设置单元LAT1和熔丝信号设置单元LAT2。锁存单元LAT0输出内部电压设置信号ARE0_FUSE<0>。初始值设置单元LAT1响应于加电预信号PWRUPB-PRE来将初始值提供至锁存单元LAT0的输入端。熔丝信号设置单元LAT2响应于加电预信号PWRUPB-PRE和加电参考信号PWRUPB来将经由第一列选择线BL<0>供应的熔丝信号提供至锁存单元LAT0的输入端。
再次参见图6，形成了第一冗余熔丝阵列215和第一冗余行驱动单元217以改善第一熔丝阵列211和第一行驱动单元213的操作可靠性。由于第一冗余熔丝阵列215和第一冗余行驱动单元217与第一熔丝阵列211和第一行驱动单元213执行相同的操作，所以省略了对其的详细描述。为了防止妨碍本发明的主旨，还省略了对第一冗余熔丝阵列215和第一冗余行驱动单元217的操作的描述。
再次参见图6，第二熔丝电路230可以包括第二熔丝阵列231、第二行驱动单元233、第二冗余熔丝阵列235、第二冗余行驱动单元237和第二感测放大单元239。在启动模式下，第二熔丝阵列231与多个第二行选择线WL<0>至WL<112>和多个列选择线BL<0>至BL<39>耦接，并且响应于经由第二行选择线WL<0>至WL<112>供应的第二选择电压来将多个第二熔丝信号输出至列选择线BL<0>至BL<39>。在启动模式下，第二行驱动单元233将对应于内部电压VIN的第二选择电压供应至第二行选择线WL<0>至WL<112>。在启动模式下，第二冗余熔丝阵列235与多个第二冗余行选择线RWL<0>至RWL<112>和列选择线BL<0>至BL<39>耦接，并且响应于经由第二冗余行选择线RWL<0>至RWL<112>供应的第二冗余选择电压来将第二熔丝信号输出至列选择线BL<0>至BL<39>。在启动模式下，第二冗余行驱动单元237将对应于内部电压VIN的第二冗余选择电压供应至第二冗余行选择线RWL<0>至RWL<112>。第二感测放大单元239通过感测且放大经由列选择线BL<0>至BL<39>供应的第二熔丝信号来产生信息信号ARE1_FUSE<0>至ARE1_FUSE<n>。
由于第二熔丝阵列231、第二行驱动单元233、第二冗余熔丝阵列235和第二冗余行驱动单元237与图1中所示的传统半导体器件100的熔丝阵列131、行驱动单元133、冗余熔丝阵列135和冗余行驱动单元137具有相同的结构，所以省略对其的详细描述。第二感测放大单元239可以具有与传统半导体器件100的感测放大单元139不同的结构。因而，仅描述第二感测放大单元239。
图11是图示在图6中所示的第二感测放大单元239的实例的详细图示。
为了解释的简便和容易，在图11中仅图示了与部分第一熔丝阵列211A相对应的结构。
参见图11，第二感测放大单元239可以包括比较单元239_1、寄存器单元239_3和列选择单元239_5。在启动模式下，比较单元239_1顺序地比较经由多个列选择线BL<0>至BL<39>供应的多个第二熔丝信号与参考信号VSAREF。寄存器单元239_3将从比较单元239_1顺序输出的比较信号COMP储存为信息信号ARE1_FUSE<0>至ARE1_FUSE<n>。列选择单元239_5在启动模式下选择性地将列选择线BL<0>至BL<39>与比较单元239_1耦接，以及在加电模式下将列选择线BL<0>至BL<39>与比较单元239_1电阻断。
列选择单元239_5可以包括多个列选择耦接单元BLSEL0至BLSEL3、第三电平移位器VPP_L/S和多个列选择控制单元CFBLVCTRL0至CFBLVCTRL3。列选择耦接单元BLSEL0至BLSEL3与列选择线BL<0>至BL<3>一对一耦接，并且响应于多个列选择控制信号NMOSCTRL0/PMOSCTRL0至NMOSCTRL3/PMOSCTRL3来选择性地将列选择线BL<0>至BL<3>与比较单元239_1耦接。第三电平移位器VPP_L/S响应于加电后信号PWRUPB_POST来产生第三加电信号PWR_P2。列选择控制单元CFBLVCTRL0至CFBLVCTRL3响应于第三加电信号PWR_P2和多个列选择信号BLSEL<0>至BLSEL<3>来产生列选择控制信号NMOSCTRL0/PMOSCTRL0至NMOSCTRL3/PMOSCTRL3。
由于列选择控制单元CFBLVCTRL0至CFBLVCTRL3具有相同的结构，所以仅描述第一列选择控制单元CFBLVCTRL0。
图12是在图11中所示的第一列选择控制单元CFBLVCTRL0的详细图示。
参见图12，第一列选择控制单元CFBLVCTRL0可以包括OR门、反相器和NOR门。OR门对第一列选择信号BLSEL<0>和第三加电信号PWR_P2执行OR操作。反相器将第一列选择信号BLSEL<0>反相。NOR门对反相器的输出信号和第三加电信号PWR_P2执行NOR操作。
由于形成了包括在第二熔丝电路230中的第二冗余熔丝阵列235和第二冗余行驱动单元237以改善第二熔丝阵列231和第二行驱动单元233的操作可靠性，并且包括在第二熔丝电路230中的第二冗余熔丝阵列235和第二冗余行驱动单元237与第二熔丝阵列231和第二行驱动单元233执行相同的操作，所以省略对其的详细描述。为了防止妨碍本发明的主旨，还省略了对第二冗余熔丝阵列235和第二冗余行驱动单元237的操作的描述。
此后根据具有上述结构的本发明的一个实施例来描述驱动半导体器件200的方法。
可以基于在测试模式下设置的系统要求来对第一熔丝电路210和第二熔丝电路230执行熔丝编程操作。例如，通过第一行驱动单元213和第二感测放大单元239把多个第一熔丝信号编程至第一熔丝阵列211中，使得第一熔丝电路210可以产生用于修调内部电压VIN的内部电压设置信号ARE0_FUSE<0>至ARE0_FUSE<n>。通过以列选择线为单位把相同状态的多个熔丝单元编程至第一熔丝阵列211中。例如，包括在第一熔丝阵列211中的熔丝单元之中的与第一列选择线BL<0>耦接的熔丝单元全部被编程为高电阻状态或低电阻状态。另外，通过第二行驱动单元233和第二感测放大单元239把多个第二熔丝信号编程至第二熔丝阵列231中，使得第二熔丝电路230可以产生用于修复有缺陷的比特的信息信号ARE1_FUSE<0>至ARE1_FUSE<m>。
当进入加电模式时，第一熔丝电路110通过使用外部电压VEXT经由部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>以行为单位读出被编程在第一熔丝阵列211中的第一熔丝信号，并且同时将对应于第一熔丝信号的内部电压设置信号ARE0_FUSE<0>至ARE0_FUSE<n>锁存至第一感测放大单元219。
图13是描述在加电模式下第一熔丝电路210的操作的时序图。
在本发明的实施例中，仅将经由第一列选择线BL<0>供应1比特的第一熔丝信号且将其锁存至第一感测放大单元219的过程作为一个实例来描述。假设与第一熔丝阵列211的第一列选择线BL<0>耦接的熔丝单元被编程为低电阻状态。
参见图13，第一感测放大单元219响应于加电预信号PWRPB_PRE来将内部电压设置信号ARE0_FUSE<0>初始化成逻辑低电平。
同时，第一行驱动单元213响应于加电后信号PWRUPB_POST来将第一行熔丝线WLPG<113>至WLPG<120>和第一行选择线WL<113>至WL<120>驱动成外部电压VEXT＝VDD。因此，对应于1比特的熔丝信号的电流Isa流经第一列选择线BL<0>。
当加电预信号PWRPB_PRE被去激活成逻辑低电平时，第一感测放大单元219响应于加电参考信号PWRUPB来接收经由第一列选择线BL<0>供应的熔丝信号，并且根据熔丝信号将内部电压设置信号ARE0_FUSE<0>锁存至逻辑高电平。
尽管以上描述了对应于第一列选择线BL<0>的结构，但是在第一熔丝电路210中可以同时操作对应于部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>的所有结构。换言之，在加电模式下同时激活第一行熔丝线WLPG<113>至WLPG<120>和第一行选择线WL<113>至WL<120>，以及同时读出和锁存经由部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>供应的第一熔丝信号。可以仅针对编程的熔丝单元改变内部电压设置信号ARE0_FUSE<#>的逻辑电平。
在加电模式下，第二感测放大单元239响应于加电后信号PWRUPB_POST来阻断与部分列选择线BL<0>至BL<3>,…,BL<32>至BL<35>的电耦接，使得第一感测放大单元219可以准确地感测且放大经由列选择线BL<0>至BL<3>,…,BL<32>至BL<35>供应的相应的第一熔丝信号。
当基于加电模式设立了内部电压设置信号ARE0_FUSE<0>至ARE0_FUSE<n>时，内部电压发生电路220响应于内部电压设置信号ARE0_FUSE<0>至ARE0_FUSE<n>来产生预定内部电压VIN。
当进入启动模式时，第二熔丝电路230读出在第二熔丝阵列231中编程的多个第二熔丝信号，并且产生对应于第二熔丝信号的信息信号ARE1_FUSE<0>至ARE1_FUSE<m>。第二熔丝信号通过第二行驱动单元233和列选择单元239_5顺序读出，并且顺序读出的第二熔丝信号被顺序储存为信息信号ARE1_FUSE<0>至ARE1_FUSE<m>。
根据如上所描述的本发明的实施例，由于在加电模式下使用的熔丝电路具有与在启动模式下使用的熔丝电路相同的结构，所以更容易控制半导体器件，并且其处理得以简化。
虽然已经相对于具体实施例描述了本发明，但应当注意到，实施例是用于描述本发明而非限制本发明。此外，应当注意到，在不脱离由所附权利要求限定的本发明的范围的情况下，本领域的技术人员可以以经由删减、改变和修改的各种方式来实现本发明。
尽管已经描述了在加电模式中，熔丝信号仅经由多个列选择线的部分来读出的实例，但本发明和其潜在的实施例不以这种方式受限，因而，在加电模式中，熔丝信号可以经由所有的列选择线读出。
尽管已经描述了多个第一行选择线耦接至多个熔丝单元的实例，但本发明及其潜在的实施例不以这种方式受限，并且如果第一感测放大单元可以感测小量的电流，则可以包括一个第一行选择线和一个熔丝单元。
尽管已经描述了把与多个第一行选择线耦接的多个熔丝单元编程为相同的状态的实例，但是本发明及其潜在的实施例不以这种方式受限，并且可以把部分熔丝单元编程为高电阻状态，而可以把其他熔丝单元编程为低电阻状态。
尽管已经描述了第一熔丝电路产生与启动有关的内部电压设置信号的实例，但是本发明及其潜在的实施例不以这种方式受限，并且本发明还可以应用在除了启动模式之外的模式中。例如，在本发明的实施例中，第一熔丝电路可以产生与数据宽度选择(例如，X4、X8等)模式有关的设置信号。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
技术方案1.一种半导体器件，包括：
至少一个第一行选择线；
与所述第一行选择线交叉的至少一个列选择线；
第一熔丝电路，其包括第一熔丝阵列，并且适于在加电模式下通过将外部电压用作源电压输出编程在所述第一熔丝阵列中的第一熔丝信号，其中，所述第一熔丝阵列包括与所述第一行选择线和所述列选择线耦接的至少一个第一熔丝单元；以及
第二熔丝电路，其包括第二熔丝阵列，并且适于在启动模式下通过将所述内部电压用作源电压来输出编程在所述第二熔丝阵列中的第二熔丝信号，其中，所述第二熔丝阵列包括与至少一个第二行选择线和所述列选择线耦接的至少一个第二熔丝单元。
技术方案2.如技术方案1所述的半导体器件，其中，当形成了多个第一行选择线时，多个第一熔丝单元与所述列选择线耦接，以及在编程模式下，所述第一熔丝单元以所述列选择线为单位被编程在所述第一熔丝电路中。
技术方案3.如技术方案2所述的半导体器件，其中，在所述加电模式下，在所述第一熔丝电路中基本同时激活所述第一行选择线。
技术方案4.如技术方案1所述的半导体器件，还包括：
内部电压发生电路，其适于响应于所述第一熔丝信号在进入所述启动模式之前产生用于所述启动模式的内部电压。
技术方案5.一种半导体器件，包括：
第一熔丝阵列，所述第一熔丝阵列与多个第一行选择线和多个列选择线耦接，并且适于在启动模式下响应于经由所述第一行选择线供应的第一选择电压来将多个第一熔丝信号输出至所述列选择线；
第一感测放大单元，其适于通过感测且放大所述第一熔丝信号来产生信息信号；
第一行驱动单元，其适于在所述启动模式下驱动利用对应于内部电压的所述第一选择电压来驱动所述第一行选择线；
第二熔丝阵列，所述第二熔丝阵列与多个第二行选择线和部分或全部的所述列选择线耦接，并且适于在所述启动模式之前的加电模式下，响应于经由所述第二行选择线供应的第二选择电压来将多个第二熔丝信号输出至部分的或全部的所述列选择线；
第二感测放大单元，其适于通过感测且放大所述第二熔丝信号来产生内部电压设置信号；以及
第二行驱动单元，其适于在所述加电模式下利用对应于外部电压的所述第二选择电压来驱动所述第二行选择线。
技术方案6.如技术方案5所述的半导体器件，还包括：
内部电压发生电路，其适于响应于所述内部电压设置信号来产生所述内部电压。
技术方案7.如技术方案5所述的半导体器件，其中，所述第一熔丝单元阵列包括多个第一熔丝单元，并且所述第一熔丝单元中的每个包括：
熔丝，其中，一端与对应的行熔丝线耦接，而另一端与对应的选择节点耦接；以及
切换单元，其中，一端与所述选择节点耦接，而另一端与对应的列选择线耦接，其中，所述切换单元响应于经由对应的行选择线供应的所述第一选择电压来执行切换操作。
技术方案8.如技术方案7所述的半导体器件，其中，所述第一行驱动单元在编程模式下经由多个第一行熔丝线供应第一编程电压，以及经由所述第一行选择线供应对应于所述第一编程电压的所述第一选择电压，以及在所述启动模式下经由所述第一行熔丝线供应第一读出电压，以及经由所述第一行选择线供应对应于所述第一读出电压的所述第一选择电压。
技术方案9.如技术方案5所述的半导体器件，其中，所述第一感测放大单元包括：
比较单元，其适于在所述启动模式下顺序比较经由所述列选择线供应的所述第一熔丝信号；
寄存器单元，其适于将从所述比较单元顺序输出的比较信号储存为所述信息信号；以及
列选择单元，其适于在所述启动模式下选择性地将所述列选择线与所述比较单元耦接，以及在所述加电模式下将部分的或全部的所述列选择线与所述比较单元电阻断。
技术方案10.如技术方案9所述的半导体器件，其中，所述列选择单元包括：
多个列选择耦接单元，其与所述列选择线一对一耦接，并且适于响应于多个列选择控制信号来选择性地将所述列选择线与所述比较单元耦接；以及
多个列选择控制单元，其适于响应于加电信号和多个列选择信号来产生所述列选择控制信号。
技术方案11.如技术方案5所述的半导体器件，其中，所述第二熔丝阵列包括多个第二熔丝单元，并且所述第二熔丝单元中的每个包括：
熔丝，其中，一端与对应的行熔丝线耦接，而另一端与选择节点耦接；以及
切换单元，其中，一端与所述选择节点耦接，而另一端与对应的列选择线耦接，并且响应于经由对应的行选择线供应的所述第二选择电压来执行切换操作。
技术方案12.如技术方案11所述的半导体器件，其中，所述第二行驱动单元,在编程模式下经由多个第二行熔丝线供应第二编程电压，以及经由所述第二行选择线供应对应于所述第二编程电压的所述第二选择电压，以及在所述加电模式下经由所述第二行熔丝线供应对应于所述外部电压的第二读出电压，以及经由所述第二行选择线供应对应于所述第二读出电压的所述第二选择电压。
技术方案13.如技术方案12所述的半导体器件，其中，所述第二行驱动单元包括多个第二线驱动单元，并且所述第二线驱动单元中的每个包括：
第一熔丝线驱动单元，其适于响应于编程操作信号来利用所述第二编程电压驱动对应的行熔丝线；
第一选择线驱动单元，其适于响应于编程选择信号来利用对应于所述第二编程电压的所述第二选择电压驱动对应的行选择线；
第二熔丝线驱动单元，其适于响应于加电信号来利用所述外部电压驱动对应的行熔丝线；以及
第二选择线驱动单元，其适于响应于所述加电信号来利用所述外部电压驱动行选择线。
技术方案14.如技术方案5所述的半导体器件，其中，所述第二感测放大单元与部分的或全部的所述列选择线耦接，并且包括适于响应于加电信号来锁存经由对应的列选择线供应的熔丝信号的多个锁存电路。
技术方案15.如技术方案14所述的半导体器件，
其中，所述加电信号包括在所述加电模式下顺序地去激活的加电预信号、加电参考信号和加电后信号，以及
其中，所述锁存电路中的每个包括：
锁存单元，其适于输出所述内部电压设置信号；
初始值设置单元，其适于响应于所述加电预信号来将初始值提供至所述锁存单元的输入端；以及
熔丝信号设置单元，其适于响应于所述加电预信号和所述加电参考信号来将经由对应的列选择线供应的熔丝信号提供至所述锁存单元的输入端。
技术方案16.如技术方案15所述的半导体器件，其中，所述第二行驱动单元响应于所述加电后信号来将所述第二选择电压提供至所述第二行选择线。
技术方案17.如技术方案5所述的半导体器件，还包括：
第一冗余熔丝阵列，所述第一冗余熔丝阵列与多个第一冗余行选择线和所述列选择线耦接，并且适于在所述启动模式下响应于经由所述第一冗余行选择线供应的第一冗余选择电压来将所述第一熔丝信号输出至所述列选择线；以及
第一冗余行驱动单元，其适于在所述启动模式下将对应于所述内部电压的第一冗余选择电压供应至所述第一冗余行选择线。
技术方案18.如技术方案5所述的半导体器件，还包括：
第二冗余熔丝阵列，所述第二冗余熔丝阵列与多个第二冗余行选择线和部分的或全部的所述列选择线耦接，并且适于在所述加电模式下响应于经由多个第二冗余行选择线供应的第二冗余选择电压来将所述第二熔丝信号输出至部分的或全部的所述列选择线；以及
第二冗余行驱动单元，其适于在所述加电模式下将对应于所述外部电压的所述第二冗余选择电压供应至所述第二冗余行选择线。
技术方案19.一种驱动具有共享多个列选择线的第一熔丝阵列和第二熔丝阵列的半导体器件的方法，所述方法包括：
在加电模式下，通过使用外部电压经由所述列选择线以行为单位同时读出编程在所述第二熔丝阵列中的多个第二熔丝信号，并且将对应于所述第二熔丝信号的内部电压设置信号锁存至第二感测放大单元中；
响应于所述内部电压设置信号来产生预定内部电压；以及
在启动模式下，经由所述列选择线通过使用所述内部电压顺序地读出编程在所述第一熔丝阵列中的多个第一熔丝信号，以及将对应于所述第一熔丝信号的信息信号顺序地储存至第一感测放大单元中。
技术方案20.如技术方案19所述的方法，其中，所述第二熔丝信号的读出包括同时激活包括在所述第二熔丝阵列中的多个第二行选择线以及电阻断所述列选择线和所述第一感测放大单元的过程。

Claims (10)

1.一种半导体器件，包括：
至少一个第一行选择线；
与所述第一行选择线交叉的至少一个列选择线；
第一熔丝电路，其包括第一熔丝阵列，并且适于在加电模式下通过将外部电压用作源电压输出编程在所述第一熔丝阵列中的第一熔丝信号，其中，所述第一熔丝阵列包括与所述第一行选择线和所述列选择线耦接的至少一个第一熔丝单元；以及
第二熔丝电路，其包括第二熔丝阵列，并且适于在启动模式下通过将所述内部电压用作源电压来输出编程在所述第二熔丝阵列中的第二熔丝信号，其中，所述第二熔丝阵列包括与至少一个第二行选择线和所述列选择线耦接的至少一个第二熔丝单元。
2.如权利要求1所述的半导体器件，其中，当形成了多个第一行选择线时，多个第一熔丝单元与所述列选择线耦接，以及在编程模式下，所述第一熔丝单元以所述列选择线为单位被编程在所述第一熔丝电路中。
3.如权利要求2所述的半导体器件，其中，在所述加电模式下，在所述第一熔丝电路中基本同时激活所述第一行选择线。
4.如权利要求1所述的半导体器件，还包括：
内部电压发生电路，其适于响应于所述第一熔丝信号在进入所述启动模式之前产生用于所述启动模式的内部电压。
5.一种半导体器件，包括：
第一熔丝阵列，所述第一熔丝阵列与多个第一行选择线和多个列选择线耦接，并且适于在启动模式下响应于经由所述第一行选择线供应的第一选择电压来将多个第一熔丝信号输出至所述列选择线；
第一感测放大单元，其适于通过感测且放大所述第一熔丝信号来产生信息信号；
第一行驱动单元，其适于在所述启动模式下驱动利用对应于内部电压的所述第一选择电压来驱动所述第一行选择线；
第二熔丝阵列，所述第二熔丝阵列与多个第二行选择线和部分或全部的所述列选择线耦接，并且适于在所述启动模式之前的加电模式下，响应于经由所述第二行选择线供应的第二选择电压来将多个第二熔丝信号输出至部分的或全部的所述列选择线；
第二感测放大单元，其适于通过感测且放大所述第二熔丝信号来产生内部电压设置信号；以及
第二行驱动单元，其适于在所述加电模式下利用对应于外部电压的所述第二选择电压来驱动所述第二行选择线。
6.如权利要求5所述的半导体器件，还包括：
内部电压发生电路，其适于响应于所述内部电压设置信号来产生所述内部电压。
7.如权利要求5所述的半导体器件，其中，所述第一熔丝单元阵列包括多个第一熔丝单元，并且所述第一熔丝单元中的每个包括：
熔丝，其中，一端与对应的行熔丝线耦接，而另一端与对应的选择节点耦接；以及
切换单元，其中，一端与所述选择节点耦接，而另一端与对应的列选择线耦接，其中，所述切换单元响应于经由对应的行选择线供应的所述第一选择电压来执行切换操作。
8.如权利要求7所述的半导体器件，其中，所述第一行驱动单元在编程模式下经由多个第一行熔丝线供应第一编程电压，以及经由所述第一行选择线供应对应于所述第一编程电压的所述第一选择电压，以及在所述启动模式下经由所述第一行熔丝线供应第一读出电压，以及经由所述第一行选择线供应对应于所述第一读出电压的所述第一选择电压。
9.如权利要求5所述的半导体器件，其中，所述第一感测放大单元包括：
比较单元，其适于在所述启动模式下顺序比较经由所述列选择线供应的所述第一熔丝信号；
寄存器单元，其适于将从所述比较单元顺序输出的比较信号储存为所述信息信号；以及
列选择单元，其适于在所述启动模式下选择性地将所述列选择线与所述比较单元耦接，以及在所述加电模式下将部分的或全部的所述列选择线与所述比较单元电阻断。
10.一种驱动具有共享多个列选择线的第一熔丝阵列和第二熔丝阵列的半导体器件的方法，所述方法包括：
在加电模式下，通过使用外部电压经由所述列选择线以行为单位同时读出编程在所述第二熔丝阵列中的多个第二熔丝信号，并且将对应于所述第二熔丝信号的内部电压设置信号锁存至第二感测放大单元中；
响应于所述内部电压设置信号来产生预定内部电压；以及
在启动模式下，经由所述列选择线通过使用所述内部电压顺序地读出编程在所述第一熔丝阵列中的多个第一熔丝信号，以及将对应于所述第一熔丝信号的信息信号顺序地储存至第一感测放大单元中。
CN201410725597.6A 2013-12-10 2014-12-03 半导体器件和驱动半导体器件的方法 Active CN104700898B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130153173A KR102127997B1 (ko) 2013-12-10 2013-12-10 반도체 장치 및 그의 구동방법
KR10-2013-0153173 2013-12-10

Publications (2)

Publication Number Publication Date
CN104700898A true CN104700898A (zh) 2015-06-10
CN104700898B CN104700898B (zh) 2019-11-29

Family

ID=53271853

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410725597.6A Active CN104700898B (zh) 2013-12-10 2014-12-03 半导体器件和驱动半导体器件的方法

Country Status (3)

Country Link
US (1) US9159444B2 (zh)
KR (1) KR102127997B1 (zh)
CN (1) CN104700898B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102150469B1 (ko) 2014-04-04 2020-09-02 에스케이하이닉스 주식회사 저항성 메모리 장치
KR102496506B1 (ko) * 2016-10-14 2023-02-06 삼성전자주식회사 복수의 퓨즈 비트들을 독출하는 오티피 메모리 장치
KR102526621B1 (ko) 2018-04-23 2023-04-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102508312B1 (ko) 2018-04-23 2023-03-10 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 이의 동작 방법
KR102627228B1 (ko) * 2018-09-14 2024-01-22 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 래치
TWI776765B (zh) * 2022-01-04 2022-09-01 華邦電子股份有限公司 電源啟動讀取電路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1937220A (zh) * 2005-09-19 2007-03-28 联华电子股份有限公司 半导体元件的熔丝结构及其控制方法
CN101364445A (zh) * 2007-08-07 2009-02-11 联发科技股份有限公司 电熔丝阵列、电熔丝装置以及电熔丝熔烧方法
CN102467971A (zh) * 2010-11-15 2012-05-23 三星电子株式会社 包括熔丝阵列的半导体器件和操作其的方法
CN102934170A (zh) * 2011-01-20 2013-02-13 松下电器产业株式会社 半导体存储装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4627865B2 (ja) * 2000-11-07 2011-02-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR101890820B1 (ko) * 2012-04-30 2018-08-22 에스케이하이닉스 주식회사 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1937220A (zh) * 2005-09-19 2007-03-28 联华电子股份有限公司 半导体元件的熔丝结构及其控制方法
CN101364445A (zh) * 2007-08-07 2009-02-11 联发科技股份有限公司 电熔丝阵列、电熔丝装置以及电熔丝熔烧方法
CN102467971A (zh) * 2010-11-15 2012-05-23 三星电子株式会社 包括熔丝阵列的半导体器件和操作其的方法
CN102934170A (zh) * 2011-01-20 2013-02-13 松下电器产业株式会社 半导体存储装置

Also Published As

Publication number Publication date
US9159444B2 (en) 2015-10-13
KR20150067570A (ko) 2015-06-18
KR102127997B1 (ko) 2020-06-30
CN104700898B (zh) 2019-11-29
US20150162094A1 (en) 2015-06-11

Similar Documents

Publication Publication Date Title
CN104700898A (zh) 半导体器件和驱动半导体器件的方法
KR100456380B1 (ko) 반도체기억장치
US7126855B2 (en) Semiconductor device that enables simultaneous read and write/read operation
CN101127244B (zh) 包含反熔丝写电压生成电路的半导体存储器装置
US6898113B2 (en) Magnetic memory device with reference cell for data reading
US9362004B2 (en) Semiconductor device, semiconductor memory device and memory system
CN102903390A (zh) 包括反熔丝电路的半导体器件和向反熔丝电路写入地址的方法
US5086413A (en) Non-volatile semiconductor memory device having an improved testing mode of operation and method of forming checkerwise test pattern in memory cell array
JP4346526B2 (ja) 半導体集積回路装置
CN104112478A (zh) 集成电路和存储器件
JP3530574B2 (ja) 半導体記憶装置
KR100426909B1 (ko) 반도체 장치
JP2003208796A (ja) 薄膜磁性体記憶装置
US7609579B2 (en) Memory module with failed memory cell repair function and method thereof
CN103680619A (zh) 存储器件和集成电路
CN1728278B (zh) 半导体装置的操作方法以及该半导体装置
US5787043A (en) Semiconductor memory device having a redundancy capability
CN100481269C (zh) 可编程非易失性半导体存储器件
CN101425341B (zh) 包括反熔丝电路的半导体器件和向反熔丝电路写入地址的方法
US6597608B2 (en) Coding cell of nonvolatile ferroelectric memory device and operating method thereof, and column repair circuit of nonvolatile ferroelectric memory device having the coding cell and method for repairing column
US20020179943A1 (en) Semiconductor integrated circuit device
KR0182868B1 (ko) 플래쉬 메모리셀의 리페어 회로 및 리페어 방법
US6225836B1 (en) Semiconductor integrated circuit device capable of altering an operating mode by an electrical input applied from outside product package
US7068553B2 (en) Row redundancy circuit
KR100291132B1 (ko) 각각의 뱅크에 대한 용장 치환 선택 신호를 출력하기 위한 반도체 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant