CN110299165B - Sram存储器件、存储器输入输出及其方法 - Google Patents

Sram存储器件、存储器输入输出及其方法 Download PDF

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Abstract

存储器件包括具有第一子阵列和第二子阵列的存储器单元的阵列。多条位线连接至存储器单元，并且IO块位于第一子阵列和第二子阵列之间。位线从存储器件的第一子阵列和第二子阵列直接延伸至IO块。IO块还包括数据输入端子和数据输出端子，其中数据输入端子和数据输出端子被配置为经由多条位线接收要写入存储器单元的阵列的数据并且输出从存储器单元读取的数据。本发明的实施例还提供了存储器输入输出及其方法。

Description

SRAM存储器件、存储器输入输出及其方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及SRAM存储器件、存储器输入输出及其方法。
背景技术
普通类型的集成电路存储器是静态随机存取存储器(SRAM)器件。典型的SRAM存储器具有存储器单元的阵列。每个存储器单元使用例如连接在上参考电势和下参考电势(通常接地)之间的六个晶体管，使得通过要存储的信息占用两个存储节点之一，其中互补信息存储在另一存储节点中。
SRAM存储器通常用于计算应用，诸如实施高速缓存存储器。中央处理单元(CPU)高速缓存是通过CPU使用的硬件高速缓存。CPU访问来自于主存储位置的数据，但是该操作耗时并且效率低。高速缓存用于通过具部存储数据来提供对频繁使用的数据的快速访问。高速缓存提供较小的存储容量，但是设置为接近CPU允许高频数据的CPU请求大幅度加速。在一些示例中，高速缓存被组织为几个等级的分级(L1、L2等)。在分级高速缓存中，L1等级设置为最接近CPU。这样，L1高速缓存的容量小，但是访问速度最快。由于提供了直接到达CPU的数据字或指令字，所以L1高速缓存通常以与CPU相同的时钟速率工作。
发明内容
根据本发明的一方面，提供了一种存储器件，包括：存储器单元的阵列，所述阵列包括第一子阵列和第二子阵列；多条位线，连接至所述存储器单元；IO块，位于第一子阵列和第二子阵列之间，其中，所述多条位线从存储器件的所述第一子阵列和所述第二子阵列直接延伸至所述IO块，并且所述IO块包括数据输入端子和数据输出端子，所述数据输入端子和所述数据输出端子配置为经由所述多条位线接收要写入所述存储器单元的阵列的数据并且输出从所述存储器单元的阵列读取的数据。
根据本发明的另一方面，提供了一种存储器输入/输出(IO)，包括：IO块，具有第一侧和与所述第一侧相对的第二侧，所述第一侧配置为接收来自于第一子阵列的多条第一位线，并且所述第二侧配置为接收来自于第二子阵列的多条第二位线；所述IO块包括输出锁存器，所述输出锁存器连接为接收从多条第一位线和所述多条第二位线读取的数据；以及所述IO块包括数据输入端子和数据输出端子，所述数据输入端子和所述数据输出端子配置为接收到达所述多条第一位线和所述多条第二位线的数据并且输出来自于所述多条第一位线和所述多条第二位线的数据。
根据本发明的又一方面，提供了一种存储器输入/输出(IO)方法，包括：提供存储器单元的阵列；设置IO块以将所述存储器单元的阵列划分为位于所述IO块的相对侧上的第一子阵列和第二子阵列；在所述IO块的第一侧处接收连接至所述第一子阵列的存储器单元的多条第一位线；在所述IO块的第二侧处接收连接至所述第二子阵列的存储器单元的多条第二位线；操作所述IO块以从所述第一子阵列和所述第二子阵列的存储器单元读取数据；以及操作所述IO块以将数据写入所述第一子阵列和所述第二子阵列的存储器单元。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。另外，附图是示出为本发明的实施例的示例而不旨在限制本发明。
图1是示出根据一些实施例的示例性存储器件的多个方面的框图；
图2是根据一些实施例的静态随机存取存储器(SRAM)单元的示例的电路图；
图3是示出根据一些实施例的图1所示的存储器的示例的其他方面的框图；
图4是示出根据一些实施例的图1所示的存储器的示例的其他方面的框图；
图5是示出根据一些实施例的存储器IO块的示例的框图；
图6是示出根据一些实施例的存储器件的另一示例的框图；
图7是示出根据一些实施例的存储器件的另一示例的框图；
图8是示出根据一些实施例的存储器输入/输出(IO)块的另一示例的框图；
图9是示出根据一些实施例的存储器IO块的其他示例的框图；
图10是示出根据一些实施例的存储器IO块的其他示例的框图；
图11是示出根据一些实施例的存储器件的其他示例的电路图；以及
图12是示出根据一些实施例的存储器IO方法的示例的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或(或一些元件)部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
诸如静态随机存取存储器(SRAM)的存储器件具有布置为多行和多列的阵列的多个存储器单元。多个存储器单元经由字线连接至行解码器。另外地，存储器单元阵列包含将多个独立的存储器单元的多列连接至输入/输出(I/O)块的多条位线。因此，每列的多条位线相应地连接至设置在该列中的多个存储器单元，并且该列中的每个存储器单元均布置在不同行上并且连接至相应字线。通常，多条位线在一个方向(平行于第一轴)上延伸并且多条字线在与第一方向垂直的第二方向(平行于第二轴)上延伸。IO块连接至实施存储器架构的控制逻辑的控制器。
SRAM存储器通常用于实施各种高速缓存存储器配置，诸如，L1、L2等的高速缓存。在分级高速缓存中，L1等级设置为最接近CPU。这样L1高速缓存的容量小但是访问速度最快。由于提供了直接到达CPU的数据字或指令字，所以L1高速缓存通常在与CPU相同的时钟速率下工作。
CPU中的区域通常是关心的问题，所以L1高速缓存有时需要使用长位线和长字线以实现最小的存储器区。这些长的、重载位线可以导致高速缓存性能劣化。性能劣化的原因是每条位线的电阻导致存储器单元访问时间的延迟，其中，每条位线的电阻随着位线长度而增加。沿着位线减小长度和位数量将改善存储器的性能。
一些解决方案尝试通过创建较小存储器单元阵列的子组减小位线的长度，同时保持相同的总位数，其中，每个子组具有较短的位线。具有多路复用器的局部IO结构从子组收集信息，然后将使用全局位线将该信息传送至全局IO。这种结构可以赋予附加的时间延迟，可能降低了缩短位线长度的优势。另外，实施这种设计所需要的面积增加，因此，减小CPU的面积进一步损害了CPU的性能。
根据一些公开的示例，为了改善存储器件的性能，利用存储器的折叠式架构。这种折叠式架构缩短了位线的长度，同时消除了对全局位线的需要，因此，提高了存储器的访问速度，同时使对诸如L1高速缓存的实施方式的CPU面积的影响最小化。在一些实施例中，本发明所公开的存储器配置描述了实施为L1高速缓存的SRAM但是其他实施例是可能的。
图1是示出根据本发明的多个方面的存储器件100的示例的框图。在图1的所示实施例中，存储器件100包括存储器单元阵列105、输入/输出(IO)块130、和字线驱动器120。存储器单元阵列105被划分为设置在IO块130相对侧上并直接连接至IO块130的两个存储器子阵列105a、105b。
如上所述，在一些实施例中，存储器件100是SRAM存储器，并且因此，存储器阵列105是SRAM存储器单元的阵列。图2示出了图1所示的存储器单元阵列105的SRAM存储器单元200的示例。存储器单元200连接至字线202和互补位线BL204a和BLB204b。如下文中进一步讨论的，子阵列105a、105b位于IO块130的两侧，并且位线204a、204b直接连接至IO块130。IO块130包括数据输入端102和数据输出端104，分别地，数据输入端接收要写入存储器子阵列105a、105b的数据并且数据输出端输出从存储器子阵列105a、105b读取的数据。
存储器单元200包括PMOS晶体管208a-b和NMOS晶体管206a-d。晶体管208a和206c彼此连接并且位于电源电压VDD和接地点之间以形成第一反相器。类似地，晶体管208b和206d连接在电源电压VDD和接地点之间以形成第二反相器。两个反相器彼此交叉耦合。访问晶体管206a将第一反相器的输出连接至位线BL204a。类似地，访问晶体管206a将第二反相器的输出连接至位线条BL204b。字线202附接至访问晶体管206a和206b的栅极控制端以在读写操作期间，响应于图1所示的字线驱动器120，选择性地将反相器的输出连接至位线204a、204b。在读操作期间，反相器驱动位线204a、204b处的互补电压电平。
存储器单元200的交叉耦合反相器提供表示逻辑值0和1的两个稳定的电压状态。金属氧化物半导体场效应晶体管(MOSFET)通常用作存储器单元200中的晶体管。在一些实施例中，多于或少于6个晶体管可以用于实施存储器单元200。
图3示出了存储器件100的又一方面。在一些实施例中，存储器单元子阵列105a、105b均包括布置为行-列结构的多个存储器单元200，其中，每列具有位线204a和位线条204b，并且每行具有字线202。更具体地，每列的位线204a、204b分别连接至设置在该列中的多个存储器单元200，并且该列中的每个存储器单元200布置在不同行上并且连接至相应的(不同的)字线202。即，存储器单元阵列110的每个存储器单元200连接至存储器单元阵列110的列的位线204a、存储器单元阵列110的列的位线条204b和存储器单元阵列110的行的字线202。在一些实施例中，位线204a和位线条204b在垂直方向上平行并且字线布置为在水平方向上平行(即，垂直于位线204a、204b)。子阵列105a、105b的存储器单元200的位线204a、204b直接延伸至IO块，其中，该IO块包括分别用于将数据写入存储器单元200和从存储器单元200读取数据的数据输入端102和数据输出端104。
参考图4，示出了根据所公开的实施例的存储器件100的又一些方面。存储器件100包括存储器单元105的阵列，其包括第一子阵列105a和第二子阵列105b。多条位线204连接至存储器单元105，并且IO块130位于第一子阵列105a和第二子阵列105b之间。如上所述，在诸如用于L1高速缓存的某些存储器应用中，高速访问存储器阵列是可预期的。为了缩短位线并且改善性能，位线204从存储器件100的第一存储器子阵列105a和第二存储器子阵列105b直接延伸至IO块130。IO块130包括数据输入端102和数据输出端104，其中，数据输出端104输出来自于位线204的数据并且数据输入端102输入至位线204的数据。
图1至图4所示的存储器件100提供了折叠式的存储器阵列布置，其中，基本上通过横穿存储器阵列105水平延伸的IO块130的位置来创建存储结构的镜像，以将阵列105划分为第一子阵列105a和第二子阵列105b从而划分折叠式存储架构100。
所示的折叠式布置允许位线204的长度缩短为位线在存储器阵列的一个末端延伸至IO块的更多传统布置的位线长度的大致一半，其中，在折叠式配置中IO块130直接从存储器子阵列105a、105b接收位线204。在其他传统布置中，来自存储器子阵列的位线具有延伸至定位在中心的具部IO块的局部位线。然而，额外地需要在局部IO块和全局IO块之间发送和接收数据的全局位线以在存储器阵列外部进行通信。由于通过IO块130接收用于整个阵列105的位线204(包括第一子阵列105a和第二子阵列105b)，所以在诸如本文所公开的器件100的示例中不需要诸如全局位线和全局IO块的附加部件，其中，IO块130包括输入端子102和输出端子104。如下文中进一步讨论的，在图1至图4所示的折叠式图像布置或镜像图像布置的一些实施例中，第一子阵列和第二子阵列具有位于两个子阵列之间的相应的第一IO块和第二IO块。在一些示例中，第一IO块和第二IO块可以分别专用于上部子阵列和下部子阵列。而且，由于第一IO块和第二IO块设置为在子阵列之间彼此相邻，所以为了附加效率和节省空间，IO块的一些部件可以专用于上部子阵列，一些部件可以专用于下部子阵列，并且一些部件可以在子阵列之间共享。
图5是示出IO块130的其他方面的框图。IO块130具有第一侧或定侧131和与第一侧131相对的第二侧或底侧132。顶侧131从第一存储器子阵列105a接收多条第一位线204，并且底侧132从第二存储器子阵列105b接收多条第二位线204。
IO块130包括用于从存储器阵列105读取数据和用于将数据写入存储器阵列105的各种控制块。这两个子阵列105a、105b的位线204连接至IO块130，例如，该IO块130可以包括位线预充电、多路复用器(MUX)和写驱动器块210、感测放大器220、写控制器230和输出锁存器240。数据输入端102和数据输出端104接收数据并且将来自于存储器件100的数据输出至存储器件外部的部件。
图6示出了描述为蝶形设计的存储器件100的另一示例，其中，行解码器120和控制器140通常与位线204平行地进行延伸(在图6中垂直地)并位于存储器单元阵列105的中央以进一步将阵列105划分为第三子阵列105c和第四子阵列105d。图7示出了行解码器120和控制器140设置在存储器阵列105的一侧的另一示例。关于图4所示的示例，位线204从IO块130的相对侧(上侧和下侧)延伸，使得IO部件位于阵列105的中央。在上部子阵列105a、105c和下部子阵列105b、105d之间还可以共享各种外围部件。
如先前所提及的，可以在子阵列105a、105b的存储器单元之间共享IO块130的各种外围部件。这可以进一步减小实施本文中所公开的存储器件100需要的宏区域。将用于子阵列105a、105b的IO块设置为在子阵列105a、105b之间彼此相邻允许在存储器子阵列105a、105b间共享IO块130的各种部件，从而获得缩短的位线的更多优势，而不会对宏区域产生显著影响。这将存储器件和与其连接的部件这两者的性能最优化并且可以减少IO块的冗余。如上所述，诸如L1高速缓存的存储器实施方式需要快速的访问速度同时最小化空间。
在一些示例中，IO块130包括连接至相应的第一子阵列105a和第二子阵列105b的位线204的第一IO块130a和第二IO块130b。图7示出了这种布置。而且，在行解码器120进一步将存储器阵列划分为第三子阵列105c和第四子阵列105d的器件中，可以如图6所示采用相应的第三存储器块130c和第四存储器块130d。在图6和图7的示例中，所有的控制块130设置在上部子阵列105a和下部子阵列105b(和105c、105d)之间并且这样中心设置为允许在IO块130的上侧131和下侧132处接收缩短的位线204。
以这种方式，IO功能的一些或全部可以专用于相应的子阵列的存储器单元和位线204。这可以改善存储器件100的性能。
图8示出了IO块130的示例的多个方面。其中，IO块130的各个部件设置在通常设置为彼此的镜像的第一IO块130a和第二IO块130b内。如图8所示，IO块130a和IO块130b中的每个都包括位线预充电、读MUX和写驱动器块210、感测放大器220和输出锁存器240。包括Din102和Dout104端子的数据IO层设置在上部控制块130a和下部控制块130b之间。
图9示出了通过IO块130a、130b这两者共享的输出锁存器240的另一示例。换句话说，单个输出锁存器块240用于锁存从第一子阵列105a和第二子阵列105b接收的位线204上的输出信号。重复其他IO功能块，使得第一子阵列105a和第二子阵列105b的位线204具有相应的位线预充电、读MUX和写驱动器块210、感测放大器220和写控制器230。此外，包括Din102和Dout104端子的数据IO层设置在上部控制块130a和下部控制块130b之间。
图10示出了在第一子阵列105a和第二子阵列105b之间共享附加的IO功能的又一示例。更具体地，通过IO块130a、130b共享输出锁存器240和写控制器230功能块。换句话说，单个输出锁存器块240和单个写控制器230从第一子阵列105a和第二子阵列105b直接接收位线204上的信号。其他IO功能块设置在第一IO块130a和第二IO块130b这两者中，使得第一子阵列105a和第二子阵列105b的位线204具有相应的位线预充电、读MUX和写驱动器块210和感测放大器220。此外，包括Din102和Dout104端子的数据IO层设置在上部控制块130a和下部控制块130b之间。
图11是示出另一示例性存储器件100的多个方面的电路图，其中，IO块130a、130b在第一子阵列105a和第二子阵列105b之间设置为彼此相邻并且共享公共输出锁存器270。图11示出了第一子阵列105a和第二子阵列105b存储器单元200的单列的部分，该单列位于两条位线204a、204b之间。位线204b是位线条，以承载与位线204a上的信号互补的信号。存储器单元200连接至相应的字线，在图11所示的示例中字线在与位线204a、204b垂直的水平行上延伸。响应于通过在图1中所示的字线驱动器120所输出的字线选择信号来激活字线。
在读操作中，字线驱动器120基于接收的字线地址对选择的字线进行解码。在晶体管310和312的相应的栅极端处接收列选择信号ysel_u320和/或ysel_d330以选择存储器阵列105的期望列。响应于列选择信号320，来自存储器单元200的所选行的数据信号输出至第一IO块130a和第二IO块130b的相应的感测放大器220。在一些示例中，字线驱动器120被将配置为在特定读操作期间，选择仅来自上部阵列105a或下部阵列105b的行，但是不限于这两者。因此，仅来自上部阵列105a或下部阵列105b的所选行沿着位线204a、204b将数据发送至适当的控制器块130a、130b。通过感测放大器220接收位线204a、204b上的来自所选存储器单元200的互补信号，其中，该感测放大器响应于感测放大器使能信号sae_u322或sae_d332将放大的数据信号输出至共享输出锁存器270。通过共享输出锁存器270在输出引脚Q上输出数据信号。在一些示例中，感测放大器220的输出配置有三态逻辑，其中，感测放大器220的输出可以假设除了0和1逻辑值之外的高阻抗状态。这允许从电路有效去除特定感测放大器输出，直到新数据可用。以这种方式，两个感测放大器输出可以连接在一起而没有通过多路复用器的另一等级导致的附加的延迟。
图12是与本文中所公开的各种实施例相对应的IO方法400的框图。在操作框410中，提供诸如图4中所示的阵列105的存储器单元阵列。在框412中，IO块130设置为将存储器单元的阵列105划分为位于IO块130的相对侧的第一子阵列105a和第二子阵列105b。在框414中，在IO块130的第一侧131处接收连接至第一子阵列105a的存储器单元的位线204，并且在框416中，在IO块130的第二侧132处接收连接至第二子阵列105b的存储器单元的位线204。这样，IO块130位于存储器阵列105a、105b之间。因此，从缩短的位线直接接收数据信号或者将数据信号直接输出至缩短的位线，其中，该缩短的位线延伸至定位在中心处的IO块130，而不是需要将数据信号传送至全局IO块的附加的全局位线。如在框418中所示，IO块130进行操作以从第一子阵列和第二子阵列的存储器单元读取数据或者将数据写入第一子阵列和第二子阵列的存储器单元，并且经由定位在中心的IO块130的输出端子104或输入端子102来输出和接收数据。
本文中所公开的各种示例提供了具有缩短的位线存储器阵列，其中，通过设置在存储器阵列的子阵列之间的IO块直接接收该缩短的位线。以这种方式，经由缩短的位线改善性能。而且，通过定位在中心的IO块直接连接至存储器子阵列的位线，不需要全局IO块，从而节省了宏空间并且进一步改善了性能。
根据一些所公开的实施例，诸如SRAM存储器的存储器件具有包括第一子阵列和第二子阵列的存储器单元的阵列。多条位线连接至存储器单元，并且IO块位于第一子阵列和第二子阵列之间。位线从存储器件的第一存储器子阵列和第二存储器子阵列直接延伸至IO块。IO块进一步包括数据输入端子和数据输出端子，其中，数据输入端子和数据输出端子配置为经由多条位线接收要写入存储器单元的阵列的数据并且输出从存储器单元的阵列读取的数据。
在实施例中，存储器件进一步包括输出锁存器，所述输出锁存器连接为接收从所述多条位线读取的数据。
在实施例中，所述第一子阵列和所述第二子阵列的存储器单元布置为多列和多行；所述多条位线平行于所述多列进行延伸；以及所述IO块设置为横穿所述多列与所述多条位线垂直。
在实施例中，存储器件进一步包括：多条字线，连接至所述存储器单元并且平行于所述多行进行延伸；以及行解码器，连接至所述多条字线。
在实施例中，所述阵列进一步包括第三子阵列和第四子阵列，其中，所述第一子阵列和所述第三子阵列设置在所述IO块的第一侧并且所述第二子阵列和所述第四子阵列设置在所述IO块与所述第一侧相对的第二侧上，并且其中，所述第一子阵列和所述第二子阵列设置在所述行解码器的第一侧上，并且所述第三子阵列和所述第四子阵列设置在所述行解码器的第二侧上。
在实施例中，存储器件进一步包括：包括所述IO块的第一IO块和第二IO块，其中，所述第一IO块和所述第二IO块位于所述第一子阵列和所述第二子阵列之间，并且所述第一IO块连接至所述第一子阵列的多条位线并且所述第二IO块连接至所述第二子阵列的多条位线。
在实施例中，所述IO块包括第一输出锁存器和第二输出锁存器，其中，所述第一输出锁存器和所述第二输出锁存器位于所述第一子阵列和所述第二子阵列之间，并且其中，所述第一输出锁存器连接至所述第一子阵列的多条位线并且所述第二输出锁存器连接至所述第二子阵列的多条位线。
在实施例中，所述IO块包括连接至所述多条位线的写控制器。
在实施例中，所述第一IO块和所述第二IO块包括相应的第一感测放大器和第二感测放大器。
在实施例中，所述第一感测放大器和所述第二感测放大器配置为三态逻辑。
根据又一些示例，存储器IO包括具有第一侧和与第一侧相对的第二侧的IO块。第一侧配置为从第一存储器子阵列接收多条第一位线，并且第二侧配置为从第二存储器子阵列接收多条第二位线。IO块具有连接的输出锁存器以接收从多条第一位线和多条第二位线读取的数据。数据输入端子和数据输出端子配置为接收至多条位线的数据并且输出来自于多条位线的数据。
在实施例中，存储器输入/输出进一步包括：包括所述IO块的第一IO块和第二IO块，所述第一IO块和所述第二IO块位于所述第一子阵列和所述第二子阵列之间，并且所述第一IO块包括所述IO块的第一侧并且所述第二IO块包括所述IO块的第二侧。
在实施例中，所述IO块包括：包括输出锁存器的第一输出锁存器和第二输出锁存器，其中，所述第一输出锁存器和所述第二输出锁存器位于所述第一子阵列和所述第二子阵列之间。
在实施例中，所述IO块包括写控制器。
在实施例中，所述IO块包括感测放大器。
根据其他示例，存储器IO方法包括提供存储器单元的阵列。IO块设置为将存储器单元的阵列划分为位于IO块的相对侧上的第一子阵列和第二子阵列。在IO块第一侧处接收连接至第一子阵列的存储器单元的多条第一位线，并且在IO块的第二侧处接收连接至第二子阵列的存储器单元的多条第二位线。IO块进行操作以从第一子阵列和第二子阵列的存储器单元读取数据并且将数据写入第一子阵列和第二子阵列的存储器单元。
在实施例中，存储器IO方法进一步包括：通过配置为接收来自于所述第一位线和所述第二位线的信号的公共输出锁存器来锁存输出信号。
在实施例中，所述第一子阵列和所述第二子阵列的存储器单元布置为多列和多行，并且所述位线平行于所述多列进行延伸，并且所述方法进一步包括将所述IO块设置为横穿所述多列并垂直于所述多条第一位线和多条第二位线。
在实施例中，存储器IO方法，进一步包括将行解码器设置为平行于字线，以在所述行解码器的相对侧上形成第三子阵列和第四子阵列。
在实施例中，设置所述IO块以将所述存储器单元的阵列划分为所述第一子阵列和所述第二子阵列包括：设置包括所述IO块的第一IO块和第二IO块以将所述存储器单元的阵列划分为所述第一子阵列和所述第二子阵列。
该公开内容概述了各个实施例，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器件，包括：
存储器单元的阵列，所述阵列包括第一子阵列和第二子阵列；
多条第一位线，每条所述第一位线连接至所述第一子阵列的多个列中的相应列的所述存储器单元；
多条第二位线，每条所述第二位线连接至所述第二子阵列的多个列中的相应列的所述存储器单元；
IO块，位于第一子阵列和第二子阵列之间，其中，所述多条第一位线从所述第一子阵列直接延伸至所述IO块，所述多条第二位线从所述第二子阵列直接延伸至所述IO块，并且所述IO块包括数据输入端子和数据输出端子，所述IO块还包括用于从所述第一子阵列和所述第二子阵列读取数据以及用于将数据写入所述第一子阵列和所述第二子阵列的写控制器和感测放大器，所述数据输入端子和所述数据输出端子配置为经由所述多条第一位线、所述多条第二位线、所述写控制器和所述感测放大器接收要写入所述第一子阵列和所述第二子阵列的数据并且输出从所述第一子阵列和所述第二子阵列读取的数据。
2.根据权利要求1所述的存储器件，其中，所述IO块包括输出锁存器，所述输出锁存器连接为接收从所述多条第一位线和所述多条第二位线读取的数据。
3.根据权利要求1所述的存储器件，其中，
所述第一子阵列和所述第二子阵列的存储器单元布置为多列和多行；
所述多条位线平行于所述多列进行延伸；以及
所述IO块设置为横穿所述多列与所述多条位线垂直。
4.根据权利要求3所述的存储器件，进一步包括：
多条字线，连接至所述存储器单元并且平行于所述多行进行延伸；以及
行解码器，连接至所述多条字线。
5.根据权利要求4所述的存储器件，其中，所述阵列进一步包括第三子阵列和第四子阵列，其中，所述第一子阵列和所述第三子阵列设置在所述IO块的第一侧并且所述第二子阵列和所述第四子阵列设置在所述IO块与所述第一侧相对的第二侧上，并且其中，所述第一子阵列和所述第二子阵列设置在所述行解码器的第一侧上，并且所述第三子阵列和所述第四子阵列设置在所述行解码器的第二侧上。
6.根据权利要求1所述的存储器件，进一步包括：包括所述IO块的第一IO块和第二IO块，其中，所述第一IO块和所述第二IO块位于所述第一子阵列和所述第二子阵列之间，并且所述第一IO块连接至所述第一子阵列的多条位线并且所述第二IO块连接至所述第二子阵列的多条位线。
7.根据权利要求1所述的存储器件，其中，所述IO块包括第一输出锁存器和第二输出锁存器，其中，所述第一输出锁存器和所述第二输出锁存器位于所述第一子阵列和所述第二子阵列之间，并且其中，所述第一输出锁存器连接至所述第一子阵列的多条位线并且所述第二输出锁存器连接至所述第二子阵列的多条位线。
8.根据权利要求1所述的存储器件，其中，所述IO块包括输出锁存器。
9.根据权利要求6所述的存储器件，其中，所述第一IO块和所述第二IO块包括相应的第一感测放大器和第二感测放大器。
10.根据权利要求9所述的存储器件，其中，所述第一感测放大器和所述第二感测放大器配置为三态逻辑。
11.一种存储器输入/输出(IO)，包括：
IO块，具有第一侧和与所述第一侧相对的第二侧，所述第一侧配置为接收来自于第一子阵列的多条第一位线，并且所述第二侧配置为接收来自于第二子阵列的多条第二位线，其中，每条所述第一位线连接至所述第一子阵列的多个列中的相应列的所述存储器单元，每条所述第二位线连接至所述第二子阵列的多个列中的相应列的所述存储器单元，所述多条第一位线从所述第一子阵列直接延伸至所述IO块，所述多条第二位线从所述第二子阵列直接延伸至所述IO块，所述IO块包括用于从所述所述第一子阵列和所述第二子阵列读取数据以及用于将数据写入所述所述第一子阵列和所述第二子阵列的写控制器和感测放大器；
所述IO块还包括输出锁存器，所述输出锁存器连接为接收从多条第一位线和所述多条第二位线读取的数据；以及
所述IO块包括数据输入端子和数据输出端子，所述数据输入端子和所述数据输出端子配置为经由所述多条第一位线、所述多条第二位线、所述写控制器和所述感测放大器接收要写入所述第一子阵列和所述第二子阵列的数据并且输出来自于所述第一子阵列和所述第二子阵列的数据。
12.根据权利要求11所述的存储器输入/输出，进一步包括：包括所述IO块的第一IO块和第二IO块，所述第一IO块和所述第二IO块位于所述第一子阵列和所述第二子阵列之间，并且所述第一IO块包括所述IO块的第一侧并且所述第二IO块包括所述IO块的第二侧。
13.根据权利要求11所述的存储器输入/输出，其中，所述IO块包括：包括输出锁存器的第一输出锁存器和第二输出锁存器，其中，所述第一输出锁存器和所述第二输出锁存器位于所述第一子阵列和所述第二子阵列之间。
14.根据权利要求11所述的存储器输入/输出，其中，所述IO块包括第一IO块和第二IO块，所述写控制器由所述第一IO块和所述第二IO块共享。
15.根据权利要求11所述的存储器输入/输出，其中，所述IO块包括第一IO块和第二IO块，所述感测放大器包括与所述第一IO块和所述第二IO块响应的第一感测放大器和第二感测放大器。
16.一种存储器输入/输出(IO)方法，包括：
提供存储器单元的阵列；
设置IO块以将所述存储器单元的阵列划分为位于所述IO块的相对侧上的第一子阵列和第二子阵列；
在所述IO块的第一侧处接收连接至所述第一子阵列的存储器单元的多条第一位线；
在所述IO块的第二侧处接收连接至所述第二子阵列的存储器单元的多条第二位线，其中，每条所述第一位线连接至所述第一子阵列的多个列中的相应列的所述存储器单元，每条所述第二位线连接至所述第二子阵列的多个列中的相应列的所述存储器单元，所述多条第一位线从所述第一子阵列直接延伸至所述IO块，所述多条第二位线从所述第二子阵列直接延伸至所述IO块，所述IO块包括用于从所述所述第一子阵列和所述第二子阵列读取数据以及用于将数据写入所述所述第一子阵列和所述第二子阵列的写控制器和感测放大器；
操作所述IO块以经由所述多条第一位线、所述多条第二位线和所述感测放大器从所述第一子阵列和所述第二子阵列的存储器单元读取数据；以及
操作所述IO块以经由所述多条第一位线、所述多条第二位线和所述写控制器将数据写入所述第一子阵列和所述第二子阵列的存储器单元。
17.根据权利要求16所述的方法，进一步包括：通过配置为接收来自于所述第一位线和所述第二位线的信号的公共输出锁存器来锁存输出信号。
18.根据权利要求16所述的方法，其中，所述第一子阵列和所述第二子阵列的存储器单元布置为多列和多行，并且所述位线平行于所述多列进行延伸，并且所述方法进一步包括将所述IO块设置为横穿所述多列并垂直于所述多条第一位线和多条第二位线。
19.根据权利要求18所述的方法，进一步包括将行解码器设置为平行于字线，以在所述行解码器的相对侧上形成第三子阵列和第四子阵列。
20.根据权利要求16所述的方法，其中，设置所述IO块以将所述存储器单元的阵列划分为所述第一子阵列和所述第二子阵列包括：设置包括所述IO块的第一IO块和第二IO块以将所述存储器单元的阵列划分为所述第一子阵列和所述第二子阵列。
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