TW201941198A - 記憶體輸入/輸出、記憶體輸入/輸出方法以及記憶體裝置 - Google Patents

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Abstract

一種記憶體裝置包含具有第一子陣列及第二子陣列的記憶體單元陣列。多個位元線連接至記憶體單元，且輸入/輸出區塊位於第一子陣列與第二子陣列之間。位元線自記憶體裝置的第一記憶體子陣列及第二記憶體子陣列直接延伸至輸入/輸出區塊。輸入/輸出區塊更包含資料輸入端子及資料輸出端子，其經組態以經由多個位元線接收待寫入至記憶體單元陣列的資料以及輸出讀取自記憶體單元陣列的資料。

Description

SRAM記憶體
積體電路記憶體的一種常見類型為靜態隨機存取記憶體（static random access memory；SRAM）裝置。典型靜態隨機存取記憶體的記憶體裝置具有記憶體單元陣列。舉例而言，每一記憶體單元使用六個電晶體，所述電晶體連接於較高參考電位與較低參考電位（通常接地）之間以使得兩個儲存節點中的一個可由待儲存的資訊佔據，其中互補資訊儲存於另一儲存節點處。
靜態隨機存取記憶體的記憶體常用於計算應用，諸如實施快取記憶體。中央處理單元（central processing unit；CPU）快取是由中央處理單元使用的硬體快取。中央處理單元存取來自主記憶體位置的資料，但此操作費時且低效。對頻繁使用的資料，快取藉由在本地儲存資料來提供更快速的存取。快取提供較小記憶體容量，但靠近中央處理單元定位以允許中央處理單元請求時常出入的資料以求明顯加速。在一些實例中，快取被組織為具有數個層級（層級L1、層級L2等）的層次結構。在分層快取中，L1層級最接近中央處理單元定位。因此，L1層級快取的容量小，但存取速度最快。由於L1層級快取直接向中央處理單元提供資料字元或指令，因此其通常以與中央處理單元相同的時脈速度運作。
以下揭露內容提供用於實施所提供標的的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵及第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡化及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為了易於描述，諸如「在……下面」、「在……下方」、「下部」、「在……上方」、「上部」及其類似者的空間相對術語在本文中可用於描述一個元件或特徵與另一元件或特徵的關係，如圖式中所示出。除圖式中所描繪的定向以外，空間相對術語意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
諸如靜態隨機存取記憶體的記憶體裝置具有以多個列及多個行的陣列配置的記憶體單元。記憶體單元經由字元線連接至列解碼器。另外，記憶體單元的陣列含有將多個單獨記憶體單元的行連接至輸入/輸出區塊的位元線。因此，每一行的位元線分別耦接至安置於所述行中的多個記憶體單元，且所述行中的每一記憶體單元配置於不同列上且耦接至對應的字元線。通常，位元線在第一方向（平行於第一軸）上延伸，且字元線在垂直於第一方向的第二方向（平行於第二軸）上延伸。輸入/輸出區塊連接至實施記憶體架構的控制邏輯的控制器。
靜態隨機存取記憶體的記憶體通常用於實施各種快取記憶體的配置，諸如L1層級、L2層級等快取。在分層快取中，L1層級最接近中央處理單元定位。因此，L1層級快取的容量小，但存取速度最快。由於L1層級快取直接向中央處理單元提供資料字元或指令，因此其通常以與中央處理單元相同的時脈速度運作。
中央處理單元中的區域通常是關注點，因此有時需要L1層級的快取使用長位元線及長字元線以獲得最小記憶體區域。這些較長且大量負載的位元線可能使得快取效能降低。其原因在於位元線長度增加的每一位元線的電阻導致記憶體單元存取時間延遲。沿位元線減少位元的長度及數目將提高記憶體的效能。
一些解決方案試圖藉由產生各自具有較短位元線的較小記憶體單元陣列的子記憶體組來減小位元線的長度同時保持相同位元總數。具有多工器（multiplexer）的局域輸入/輸出（local IO）結構收集來自子記憶體組的資訊，所述資訊接著使用全域位元線傳輸至全域輸入/輸出。此類結構可能賦予額外時間延遲，從而可能減少縮短位元線長度的益處。另外，實施此設計所需的區域增加，而減少了中央處理單元的區域，進一步損害中央處理單元效能。
根據一些所揭露的實例，為了提高記憶體裝置的效能，採用記憶體的「摺疊架構」。此「摺疊架構」縮短位元線的長度，同時消除對全域位元線的需求，由此增加記憶體的存取速度同時最低限度地影響諸如L1層級快取的實施的中央處理單元區域。在一些實施例中，所揭露的記憶體配置發明的實施例的描述為被實施為用於L1層級快取的靜態隨機存取記憶體，但其他實施例亦為可能的。
圖1為示出根據本揭露的態樣的記憶體裝置100的實例的方塊圖。在所示出的圖1的實施例中，記憶體裝置100的結構10包含記憶體單元陣列105、輸入/輸出區塊130以及字元線驅動器120。記憶體單元陣列105劃分成兩個記憶體子陣列105a、記憶體子陣列105b，其定位於輸入/輸出區塊130的相對側上且直接連接至所述相對側。
如上文所提及，在一些實施例中，記憶體裝置100為靜態隨機存取記憶體的記憶體，且因此記憶體陣列105為靜態隨機存取記憶體的記憶體單元陣列。圖2示出繪示於圖1中的記憶體單元陣列105的靜態隨機存取記憶體的記憶體單元200的實例。記憶體單元200連接至字元線202及互補的位元線204a以及204b。如將在下文進一步論述，子陣列105a、子陣列105b位於輸入/輸出區塊130的任一側上，且位元線204a、位元線204b直接連接至輸入/輸出區塊130。輸入/輸出區塊130包含資料輸入端子102及資料輸出端子104，其分別接收寫入至記憶體子陣列105a、記憶體子陣列105b的資料且輸出讀取自記憶體子陣列105a、記憶體子陣列105b的資料。
記憶體單元200包含P型金屬氧化物半導體（PMOS）電晶體208a至P型金屬氧化物半導體電晶體208b以及N型金屬氧化物半導體（NMOS）電晶體206a至N型金屬氧化物半導體電晶體206d。電晶體208a及電晶體206c彼此耦接且定位於供應電壓VDD與接地之間以形成反相器。類似地，電晶體208b及電晶體206d耦接於供應電壓VDD與接地之間以形成第二個反相器。兩個反相器彼此交叉耦接。存取電晶體206a將第一反相器的輸出端連接至位元線204a。類似地，存取電晶體206b將第二反相器的輸出端連接至位元線條204b。字元線202附接至存取電晶體206a及存取電晶體206b的閘極控制器以回應於繪示於圖1中的字元線驅動器120在讀取/寫入操作期間選擇性地將反相器的輸出端耦接至位元線204a、位元線204b。在讀取操作期間，反相器驅動位元線204a、位元線204b處的互補的電壓位準。
記憶體單元200的交叉耦接的反相器提供表示邏輯值0及邏輯值1的兩個穩定電壓狀態。金屬氧化物半導體場效電晶體（Metal-Oxide Semiconductor Field Effect Transistor；MOSFET）通常用作記憶體單元200中的電晶體。在一些實施例中，可使用多於或少於6個電晶體來實施記憶體單元200。
圖3示出記憶體裝置100的其他態樣。在一些實施例中，記憶體單元子陣列105a、記憶體單元子陣列105b各自包含以行-列組態配置的多個記憶體單元200，在所述行-列組態中，每一行具有位元線204a及位元線條204b，且每一列具有字元線202。更特定言之，每一行的位元線204a、位元線204b分別耦接至安置於所述行中的多個記憶體單元200，且所述行中的每一記憶體單元200配置於不同列上且耦接至對應的（不同）字元線202。亦即，記憶體單元陣列的每一記憶體單元200耦接至記憶體單元陣列的行的位元線204a、記憶體單元陣列的行的位元線條204b以及記憶體單元陣列的列的字元線202。在一些實施例中，位元線204a及位元線條204b垂直地平行配置，且字元線202水平地平行配置（亦即，垂直於位元線204a、位元線204b）。子陣列105a、子陣列105b的記憶體單元200的位元線204a、位元線204b直接延伸至輸入/輸出區塊130，其包含用於分別將資料寫入至記憶體單元200且自記憶體單元200讀取資料的資料輸入端子102及資料輸出端子104。
現參看圖4，示出根據所揭露實施例的記憶體裝置100的其他態樣。記憶體裝置100包含記憶體單元陣列105，其包含第一子陣列105a及第二子陣列105b。多個位元線204連接至記憶體單元105，且輸入/輸出區塊130位於第一子陣列105a與第二子陣列105b之間。如上文所提及，在諸如用於L1層級快取的某些記憶體應用中，對記憶體陣列的高速存取是合乎需要的。為了縮短位元線及提高效能，位元線204自記憶體裝置100的第一記憶體子陣列105a及第二記憶體子陣列105b直接延伸至輸入/輸出區塊130。輸入/輸出區塊130包含資料輸入端子102及資料輸出端子104，其自位元線204輸出資料且將資料輸入至位元線204。
繪示於圖1至圖4中的記憶體裝置100提供「摺疊」記憶體陣列配置，其中記憶體結構的鏡像基本上藉由跨越記憶體陣列105水平地延伸的輸入/輸出區塊130的位置產生，以便將陣列105劃分成分隔摺疊記憶體架構100的第一子陣列105a及第二子陣列105b。
所示出的「摺疊」配置（其中輸入/輸出區塊130自記憶體子陣列105a、記憶體子陣列105b兩者直接接收位元線204）允許位元線204長度縮短至習知的配置（其中位元線延伸至在記憶體陣列的一端處的輸入/輸出區塊）長度的大致一半。在其他習知配置中，來自記憶體子陣列的位元線具有延伸至居中定位的局域輸入/輸出區塊的局域位元線。然而，另外需要全域位元線在局域輸入/輸出區塊與全域輸入/輸出區塊之間發送及接收資料以在記憶體陣列的外部進行通訊。由於用於整個陣列105（包含第一子陣列105a及第二子陣列105b）的位元線204由包含資料輸入端子102及資料輸出端子104的輸入/輸出區塊130接收，因此在本文中揭露的裝置100的實例中不需要諸如全域位元線及全域輸入/輸出區塊的額外組件。如下文進一步論述，在繪示於圖1至圖4中的摺疊或鏡像配置的一些實施例中，第一子陣列及第二子陣列具有位於兩個子陣列之間的對應的第一輸入/輸出區塊及第二輸入/輸出區塊。在一些實例中，第一輸入/輸出區塊及第二輸入/輸出區塊可分別專用於上部子陣列及下部子陣列。此外，由於第一輸入/輸出區塊及第二輸入/輸出區塊相互緊靠地定位於子陣列之間，因此為了額外效率及空間節省，輸入/輸出區塊的一些組件可專用於上部子陣列，一些組件可專用於下部子陣列，且一些組件可共用於多個子陣列之間。
圖5為示出輸入/輸出區塊130的其他態樣的方塊圖。輸入/輸出區塊130具有第一或頂部側面131及與第一側面131相對的第二或底部側面132。頂部側面131自第一記憶體子陣列105a接收第一多個位元線204，且底部側面132自第二記憶體子陣列105b接收第二多個位元線204。
輸入/輸出區塊130包含用於自記憶體陣列105讀取資料及將資料寫入至記憶體陣列105的各種控制區塊。子陣列105a、子陣列105b兩者的位元線204連接至輸入/輸出區塊130，其可包含例如位元線預充電、多工器（multiplexer；MUX）及寫入驅動器區塊210、感測放大器220、寫入控制器230以及輸出栓鎖器240。資料輸入端子102及資料輸出端子104接收來自記憶體裝置100的資料且將所述資料輸出至在其外部的組件。
圖6示出記憶體裝置100的另一實例，描繪「蝶形」類型設計，其中字元線驅動器（例如，列解碼器）120及控制器140大致上平行於位元線204延伸（在圖6中垂直延伸），且居中位於記憶體單元陣列105之間而進一步將陣列105劃分成第三子陣列105c及第四子陣列105d。圖7示出其中字元線驅動器120及控制器140定位於記憶體陣列105的一側的另一實例。如同繪示於圖4中的實例，位元線204自輸入/輸出區塊130的相對側（上側及下側）延伸，以使得輸入/輸出組件位於陣列105的中間。各種外圍組件亦可共用於上部子陣列105a、上部子陣列105c與下部陣列105b、下部陣列105d之間。
如先前所提及，輸入/輸出區塊130的各種外圍組件可共用於子陣列105a及子陣列105b的記憶體單元之間。這可以進一步減小實施本文中揭露的記憶體裝置100所需的巨集區域。將子陣列105a及子陣列105b的輸入/輸出區塊相互緊靠地定位於子陣列105a與子陣列105b之間允許共用記憶體子陣列105a及記憶體子陣列105b的輸入/輸出區塊130的各種組件。這更好地利用了縮短的位元線204，而不會顯著影響巨集區域。這優化了記憶體裝置及與其連接的組件兩者的效能且可減小輸入/輸出區塊的組件的冗餘。如上文所提及，諸如L1層級快取的記憶體實施需要快速存取速度的同時使空間最小化。
在一些實例中，輸入/輸出區塊130包含第一輸入/輸出區塊130a及第二輸入/輸出區塊130b，其連接至對應的第一子陣列105a及第二子陣列105b的位元線204。圖7示出此類配置。此外，在字元線驅動器120將記憶體陣列進一步劃分成第三子陣列105c及第四子陣列105d的裝置中，可如圖6中所示採用對應的第三記憶體區塊130c及第四記憶體區塊130d。在圖6及圖7的實例中，所有的控制區塊130定位於上部子陣列105a與下部子陣列105b（及子陣列105c與子陣列105d）之間，且因此居中定位以允許在輸入/輸出區塊130的上側131及下側132處接收縮短的位元線204。
以此方式，輸入/輸出功能中的一些或全部可專用於記憶體單元及對應的子陣列的位元線204。這可提高記憶體裝置100的效能。
圖8示出輸入/輸出區塊130的實例的態樣，其中輸入/輸出區塊130的各種組件設置於通常作為彼此的鏡像而定位的第一輸入/輸出區塊130a及第二輸入/輸出區塊130b中。如圖8中所示，輸入/輸出區塊130a、輸入/輸出區塊130b中的每一者包含位元線預充電、讀取多工器及寫入驅動器區塊210、感測放大器220、寫入控制器230以及輸出栓鎖器240。包含資料輸入端子102及資料輸出端子104的資料輸入/輸出層位於上部控制區塊130a與下部控制區塊130b之間。
圖9描繪其中輸出栓鎖器240由輸入/輸出區塊130a、輸入/輸出區塊130b兩者共用的另一實例。換言之，單個輸出栓鎖器區塊240用以栓鎖在位元線204上自第一子陣列105a及第二子陣列105b兩者接收的輸出訊號。重複其他輸入/輸出功能區塊，以使得第一子陣列105a及第二子陣列105b的位元線204具有對應的位元線預充電、讀取多工器及寫入驅動器區塊210、感測放大器220以及寫入控制器230。同樣，包含資料輸入端子102及資料輸出端子104端子的資料輸入/輸出層位於上部控制區塊130a與下部控制區塊130b之間。
圖10示出其中額外輸入/輸出功能共用於第一子陣列105a與第二子陣列105b之間的又一實例。更特定言之，輸出栓鎖器240及寫入控制器230功能皆由輸入/輸出區塊130a、輸入/輸出區塊130b共用。換言之，單個輸出栓鎖器區塊240及單個寫入控制器230在位元線204上自第一子陣列105a及第二子陣列105b兩者直接接收訊號。其他輸入/輸出功能區塊設置於上部輸入/輸出區塊130a及下部輸入/輸出區塊130b兩者中，以使得第一子陣列105a及第二子陣列105b的位元線204具有對應的位元線預充電、讀取多工器及寫入驅動器區塊210以及感測放大器220。同樣，包含資料輸入端子102及資料輸出端子104端子的資料輸入/輸出層位於上部控制區塊130a與下部控制區塊130b之間。
圖11為示出另一實例記憶體裝置100的態樣的電路圖，其中輸入/輸出區塊130a、輸入/輸出區塊130b彼此相鄰地位於第一記憶體子陣列105a與第二記憶體子陣列105b之間且共用共同輸出栓鎖器270。圖11繪示第一記憶體單元陣列105a及第二記憶體單元陣列105b的記憶體單元200的單行的部分，所述記憶體單元200位於兩個位元線204a與位元線204b之間。位元線204b為條形位元線，其攜載與位元線204a上的訊號互補的訊號。記憶體單元200連接至對應的字元線，其沿垂直於繪示於圖11中的實例中的位元線204a、位元線204b的水平列延伸。字元線回應於由繪示於圖1中的字元線驅動器120輸出的字元線選擇訊號而激活。
在讀取操作中，字元線驅動器120基於所接收字元線位址解碼所選字元線。在電晶體310及電晶體312的對應閘極端子處接收行選擇訊號ysel_u 320及/或行選擇訊號ysel_d 330，以選擇記憶體陣列105的所需的行。回應於行選擇訊號320、行選擇訊號330，將來自記憶體單元200的所選列的資料訊號輸出至第一輸入/輸出區塊130a及第二輸入/輸出區塊130b所對應的感測放大器220。在一些實例中，字元線驅動器120經組態以在特定讀取操作期間僅自上部陣列105a或下部陣列105b兩者中選擇一個列，而不是兩者皆選擇一個列。相應地，僅自上部陣列105a或下部陣列105b所選的列將資料沿位元線204a、位元線204b發送至適當控制區塊130a、控制區塊130b。來自位元線204a、位元線204b上的所選記憶體單元200的互補訊號由感測放大器220接收，其回應於感測放大器啟用訊號sae_u 322或感測放大器啟用訊號sae_d 332將經放大資料訊號輸出至共用的輸出栓鎖器240。藉由輸出接腳Q 340上的共用輸出栓鎖器270輸出資料訊號。在一些實例中，感測放大器220的輸出經組態具有三種狀態邏輯，其中除了0邏輯層級及1邏輯層級以外，感測放大器220的輸出端亦可採用高阻抗狀態。這使得特定感測放大器輸出端有效地自電路移除直到新的資料可用為止。以此方式，兩個感測放大器輸出端可連接在一起而沒有由多工器的另一層級所導致的額外延遲。
圖12為示出對應於本文中所揭露的各種實施例的輸入/輸出方法400的方塊圖。在操作區塊410中，提供記憶體單元陣列，諸如繪示於圖4中的陣列105。在區塊412中，將輸入/輸出區塊130定位以便將記憶體單元陣列105劃分成第一子陣列105a及第二子陣列105b，其位於輸入/輸出區塊130的相對側上。在區塊414中，在輸入/輸出區塊130的第一側面131處接收連接至第一子陣列105a的記憶體單元的位元線204，且在區塊416中，在輸入/輸出區塊130的第二側面132處接收連接至第二子陣列105b的記憶體單元的位元線204。因此，輸入/輸出區塊130位於記憶體陣列105a與記憶體陣列105b之間。因此，資料訊號由縮短的位元線直接接收且直接輸出至縮短的位元線，所述縮短的位元線延伸至居中定位的控制區塊130，而不需要額外的全域位元線來將資料訊號傳輸至全域輸入/輸出區塊。輸入/輸出區塊130經操作以讀取來自第一子陣列及第二子陣列的記憶體單元的資料且將資料寫入至第一子陣列及第二子陣列的記憶體單元，並且經由如區塊418中所示的居中定位的輸入/輸出區塊130的資料輸出端子104輸出資料及資料輸入端子102接收資料。
本文中揭露的各種實例由此提供具有縮短的位元線的記憶體陣列，直接被定位於記憶體陣列的子陣列之間的輸入/輸出區塊直接接收所述位元線。以此方式，透過縮短的位元線提高效能。此外，藉由居中定位的輸入/輸出區塊直接連接至記憶體子陣列的位元線，而不需要全域輸入/輸出區塊，節省了巨集空間且進一步提高效能。
根據一些所揭露實施例，諸如靜態隨機存取記憶體的記憶體裝置具有包含第一子陣列及第二子陣列的記憶體單元陣列。多個位元線連接至記憶體單元，且輸入/輸出區塊位於第一子陣列與第二子陣列之間。位元線自記憶體裝置的第一記憶體子陣列及第二記憶體子陣列直接延伸至輸入/輸出區塊。輸入/輸出區塊更包含資料輸入端子及資料輸出端子，其經組態以經由多個位元線接收待寫入至記憶體單元陣列的資料且輸出讀取自記憶體單元陣列的資料。在一些實施例中，記憶體裝置更包括輸出栓鎖器，其被耦接以接收讀取自多個位元線的資料。在一些實施例中，第一子陣列以及第二子陣列的記憶體單元成行配置以及成列配置。多個位元線平行於行延伸。輸入/輸出區塊跨越垂直於位元線的行而定位。在一些實施例中，記憶體裝置更包括多個字元線與列解碼器。多個字元線連接至記憶體單元以及平行於列延伸。列解碼器連接至多個字元線。在一些實施例中，陣列更包含第三子陣列以及第四子陣列，其中第一子陣列以及第三子陣列定位於輸入/輸出區塊的第一側面上，且第二子陣列以及第四子陣列定位於輸入/輸出區塊的第二側面上，輸入/輸出區塊的第二側面與輸入/輸出區塊的第一側面相對，以及其中第一子陣列以及第二子陣列定位於列解碼器的第一側面上，且第三子陣列以及第四子陣列定位於列解碼器的第二側面上。在一些實施例中，記憶體裝置更包括第一輸入/輸出區塊以及第二輸入/輸出區塊，其包含輸入/輸出區塊，其中第一輸入/輸出區塊以及第二輸入/輸出區塊位於第一子陣列與第二子陣列之間，以及其中第一輸入/輸出區塊耦接至第一子陣列的多個位元線，且第二輸入/輸出區塊耦接至第二子陣列的多個位元線。在一些實施例中，其中輸入/輸出區塊包含第一輸出栓鎖器以及第二輸出栓鎖器，其中第一輸出栓鎖器以及第二輸出鎖存器位於第一子陣列與第二子陣列之間，以及其中第一輸出栓鎖器耦接至第一子陣列的多個位元線，且第二輸出栓鎖器耦接至第二子陣列的多個位元線。在一些實施例中，其中輸入/輸出區塊包含耦接至多個位元線的寫入控制器。在一些實施例中，其中第一輸入/輸出區塊以及第二輸入/輸出區塊包含對應的第一感測放大器以及第二感測放大器。在一些實施例中，其中第一感測放大器以及第二感測放大器經組態具有三種狀態邏輯。
根據其他實例，記憶體輸入/輸出包含具有第一側面及與第一側面相對的第二側面的輸入/輸出區塊。第一側面經組態以自第一記憶體子陣列接收第一多個位元線，且第二側面經組態以自第二記憶體子陣列接收第二多個位元線。輸入/輸出區塊具有輸出栓鎖器，其經耦接以接收自第一多個位元線及第二多個位元線讀取的資料。記憶體輸入/輸出包含資料輸入端子及資料輸出端子，經組態以自第一多個位元線以及第二多個位元線接收資料且將資料輸出至第一多個位元線以及第二多個位元線。在一些實施例中，記憶體輸入/輸出更包括第一輸入/輸出區塊以及第二輸入/輸出區塊，其包含輸入/輸出區塊，其中第一輸入/輸出區塊以及第二輸入/輸出區塊位於第一子陣列與第二子陣列之間，以及其中第一輸入/輸出區塊包含輸入/輸出區塊的第一側面，且第二輸入/輸出區塊包含輸入/輸出區塊的第二側面。在一些實施例中，其中輸入/輸出區塊包含第一輸出栓鎖器以及第二輸出栓鎖器，其包含輸出栓鎖器，其中第一輸出栓鎖器以及第二輸出栓鎖器位於第一子陣列與第二子陣列之間。在一些實施例中，其中輸入/輸出區塊包含寫入控制器。在一些實施例中，其中輸入/輸出區塊包含感測放大器。
根據其他實例，記憶體輸入/輸出方法包含提供記憶體單元陣列。將輸入/輸出區塊定位以便將記憶體單元陣列劃分成位於輸入/輸出區塊的相對側上的第一子陣列及第二子陣列。在輸入/輸出區塊的第一側面處接收連接至第一子陣列的記憶體單元的第一多個位元線，且在輸入/輸出區塊的第二側面處接收連接至第二子陣列的記憶體單元的第二多個位元線。輸入/輸出區塊經操作以自第一子陣列及第二子陣列的記憶體單元讀取資料且將資料寫入至第一子陣列及第二子陣列的記憶體單元。在一些實施例中，記憶體輸入/輸出方法更包括藉由共同輸出栓鎖器栓鎖輸出訊號，共同輸出栓鎖器經組態以接收來自第一位元線以及第二位元線的訊號。在一些實施例中，其中第一子陣列以及第二子陣列的記憶體單元成行配置以及成列配置，以及其中位元線平行於行延伸，以及其中方法更包括跨越垂直於位元線的行定位輸入/輸出區塊。在一些實施例中，記憶體輸入/輸出方法更包括平行於字元線定位列解碼器以在列解碼器的相對側上形成第三子陣列以及第四子陣列。在一些實施例中，其中定位輸入/輸出區塊以將記憶體單元陣列劃分成第一子陣列以及第二子陣列包含定位第一輸入/輸出區塊以及第二輸入/輸出區塊，以將記憶體單元陣列劃分成第一子陣列以及第二子陣列，第一輸入/輸出區塊以及第二輸入/輸出區塊包含輸入/輸出區塊
本揭露概述各種實施例，以使得所屬領域中具通常知識者可較好地理解本揭露的態樣。所屬領域中具通常知識者應理解，其可易於使用本揭露作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
10‧‧‧結構
100‧‧‧電子裝置
100‧‧‧記憶體裝置
102‧‧‧資料輸入端子
104‧‧‧資料輸出端子
105‧‧‧陣列
105a、105b、105c、105d‧‧‧子陣列
120‧‧‧字元線驅動器
130‧‧‧輸入/輸出區塊
130a‧‧‧第一輸入/輸出區塊
130b‧‧‧第二輸入/輸出區塊
130c‧‧‧第三記憶體區塊
130d‧‧‧第四記憶體區塊
131‧‧‧頂部側面
132‧‧‧底部側面
140‧‧‧控制器
200‧‧‧記憶體單元
202‧‧‧字元線
204‧‧‧位元線
204a、204b‧‧‧位元線
206a、206b、206c、206d‧‧‧N型金屬氧化物半導體電晶體
208a、208b‧‧‧P型金屬氧化物半導體電晶體
210‧‧‧位元線預充電、多工器及寫入驅動器區塊
220‧‧‧感測放大器
230‧‧‧寫入控制器
240、270‧‧‧輸出栓鎖器
310、312‧‧‧電晶體
400‧‧‧輸入/輸出方法
410、412、414、416、418‧‧‧區塊
Q 340‧‧‧輸出接腳
sae_u 322、sae_d 332‧‧‧感測放大器啟用訊號
VDD‧‧‧供應電壓
ysel_u 320、ysel_d 330‧‧‧行選擇訊號
根據結合附圖閱讀的以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見而任意地增加或減小各種特徵的尺寸。另外，圖式示出為本發明的實施例的實例且並不意欲為限制性的。
圖1為示出根據一些實施例的實例記憶體裝置的態樣的方塊圖。
圖2為根據一些實施例的靜態隨機存取記憶體（SRAM）單元的實例的電路圖。
圖3為示出根據一些實施例的繪示於圖1中的記憶體的實例的其他態樣的方塊圖。
圖4為示出根據一些實施例的繪示於圖1中的記憶體的實例的其他態樣的方塊圖。
圖5為示出根據一些實施例的記憶體輸入/輸出（input/output；IO）區塊的實例的方塊圖。
圖6為示出根據一些實施例的記憶體裝置的另一實例的方塊圖。
圖7為示出根據一些實施例的記憶體裝置的另一實例的方塊圖。
圖8為示出根據一些實施例的記憶體輸入/輸出區塊的另一實例的方塊圖。
圖9為示出根據一些實施例的記憶體輸入/輸出區塊的另一實例的方塊圖。
圖10為示出根據一些實施例的記憶體輸入/輸出區塊的另一實例的方塊圖。
圖11為示出根據一些實施例的記憶體裝置的另一實例的電路圖。
圖12為示出根據一些實施例的記憶體輸入/輸出方法的實例的方塊圖。

Claims (20)

  1. 一種記憶體裝置，包括： 記憶體單元的陣列，所述陣列包含第一子陣列以及第二子陣列； 多個位元線，連接至所述記憶體單元； 輸入/輸出區塊，位於所述第一子陣列與所述第二子陣列之間，其中所述多個位元線自所述記憶體裝置的所述第一子陣列以及所述第二子陣列直接延伸至所述輸入/輸出區塊，以及其中所述輸入/輸出區塊包含資料輸入端子以及資料輸出端子，所述資料輸入端子以及所述資料輸出端子經組態以經由所述多個位元線接收待寫入至所述記憶體單元的所述陣列的資料以及輸出讀取自所述記憶體單元的所述陣列的資料。
  2. 如申請專利範圍第1項所述的記憶體裝置，更包括輸出栓鎖器，所述輸出栓鎖器被耦接以接收讀取自所述多個位元線的所述資料。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中： 所述第一子陣列以及第二子陣列的所述記憶體單元成行配置以及成列配置； 所述多個位元線平行於所述行延伸；以及 所述輸入/輸出區塊跨越垂直於所述位元線的所述行而定位。
  4. 如申請專利範圍第2項所述的記憶體裝置，更包括： 多個字元線，連接至所述記憶體單元以及平行於所述列延伸；以及 列解碼器，連接至所述多個字元線。
  5. 如申請專利範圍第4項所述的記憶體裝置，其中所述陣列更包含第三子陣列以及第四子陣列，其中所述第一子陣列以及第三子陣列定位於所述輸入/輸出區塊的第一側面上，且所述第二子陣列以及所述第四子陣列定位於所述輸入/輸出區塊的第二側面上，所述輸入/輸出區塊的所述第二側面與所述輸入/輸出區塊的所述第一側面相對，以及其中所述第一子陣列以及所述第二子陣列定位於所述列解碼器的第一側面上，且所述第三子陣列以及所述第四子陣列定位於所述列解碼器的第二側面上。
  6. 如申請專利範圍第1項所述的記憶體裝置，更包括第一輸入/輸出區塊以及第二輸入/輸出區塊，所述第一輸入/輸出區塊以及第二輸入/輸出區塊包含所述輸入/輸出區塊，其中所述第一輸入/輸出區塊以及第二輸入/輸出區塊位於所述第一子陣列與所述第二子陣列之間，以及其中所述第一輸入/輸出區塊耦接至所述第一子陣列的所述多個位元線，且所述第二輸入/輸出區塊耦接至所述第二子陣列的所述多個位元線。
  7. 如申請專利範圍第1項所述的記憶體裝置，其中所述輸入/輸出區塊包含第一輸出栓鎖器以及第二輸出栓鎖器，其中所述第一輸出栓鎖器以及第二輸出鎖存器位於所述第一子陣列與所述第二子陣列之間，以及其中所述第一輸出栓鎖器耦接至所述第一子陣列的所述多個位元線，且所述第二輸出栓鎖器耦接至所述第二子陣列的所述多個位元線。
  8. 如申請專利範圍第1項所述的記憶體裝置，其中所述輸入/輸出區塊包含耦接至所述多個位元線的寫入控制器。
  9. 如申請專利範圍第6項所述的記憶體裝置，其中所述第一輸入/輸出區塊以及第二輸入/輸出區塊包含對應的第一感測放大器以及第二感測放大器。
  10. 如申請專利範圍第9項所述的記憶體裝置，其中所述第一感測放大器以及第二感測放大器經組態具有三種狀態邏輯。
  11. 一種記憶體輸入/輸出（IO），包括： 輸入/輸出區塊，具有第一側面以及與所述第一側面相對的第二側面，所述第一側面經組態以自第一子陣列接收第一多個位元線，所述第二側面經組態以自第二子陣列接收第二多個位元線； 所述輸入/輸出區塊，包含輸出栓鎖器，所述輸出栓鎖器經耦接以接收讀取自所述第一多個位元線以及所述第二多個位元線的資料；以及 所述輸入/輸出區塊，包含資料輸入端子以及資料輸出端子，其經組態以自所述第一多個位元線以及所述第二多個位元線接收資料以及將資料輸出至所述第一多個位元線以及所述第二多個位元線。
  12. 如申請專利範圍第11項所述的記憶體輸入/輸出，更包括第一輸入/輸出區塊以及第二輸入/輸出區塊，所述第一輸入/輸出區塊以及第二輸入/輸出區塊包含所述輸入/輸出區塊，其中所述第一輸入/輸出區塊以及第二輸入/輸出區塊位於所述第一子陣列與所述第二子陣列之間，以及其中所述第一輸入/輸出區塊包含所述輸入/輸出區塊的所述第一側面，且所述第二輸入/輸出區塊包含所述輸入/輸出區塊的第二側面。
  13. 如申請專利範圍第11項所述的記憶體輸入/輸出，其中所述輸入/輸出區塊包含第一輸出栓鎖器以及第二輸出栓鎖器，所述第一輸出栓鎖器以及第二輸出栓鎖器包含所述輸出栓鎖器，其中所述第一輸出栓鎖器以及第二輸出栓鎖器位於所述第一子陣列與所述第二子陣列之間。
  14. 如申請專利範圍第11項所述的記憶體裝置，其中所述輸入/輸出區塊包含寫入控制器。
  15. 如申請專利範圍第11項所述的記憶體裝置，其中所述輸入/輸出區塊包含感測放大器。
  16. 一種記憶體輸入/輸出（IO）方法，包括： 提供記憶體單元的陣列； 定位輸入/輸出區塊以將所述記憶體單元的所述陣列劃分成位於所述輸入/輸出區塊的相對側上的第一子陣列及第二子陣列； 在所述輸入/輸出區塊的第一側面處接收連接至所述第一子陣列的所述記憶體單元的第一多個位元線； 在所述輸入/輸出區塊的第二側面處接收連接至所述第二子陣列的所述記憶體單元的第二多個位元線； 操作所述輸入/輸出區塊以讀取來自所述第一子陣列以及第二子陣列的所述記憶體單元的資料；以及 操作所述輸入/輸出區塊以將資料寫入至所述第一子陣列以及第二子陣列的所述記憶體單元。
  17. 如申請專利範圍第16項所述的記憶體輸入/輸出方法，更包括藉由共同輸出栓鎖器栓鎖輸出訊號，所述共同輸出栓鎖器經組態以接收來自所述第一多個位元線以及第二多個位元線的訊號。
  18. 如申請專利範圍第16項所述的記憶體輸入/輸出方法，其中所述第一子陣列以及第二子陣列的所述記憶體單元成行配置以及成列配置，以及其中所述位元線平行於所述行延伸，以及其中所述方法更包括跨越垂直於所述位元線的所述行定位所述輸入/輸出區塊。
  19. 如申請專利範圍第18項所述的記憶體輸入/輸出方法，更包括平行於所述字元線定位列解碼器以在所述列解碼器的相對側上形成第三子陣列以及第四子陣列。
  20. 如申請專利範圍第16項所述的記憶體輸入/輸出方法，其中定位所述輸入/輸出區塊以將所述記憶體單元陣列劃分成所述第一子陣列以及所述第二子陣列包含定位第一輸入/輸出區塊以及第二輸入/輸出區塊，以將所述記憶體單元陣列劃分成所述第一子陣列以及所述第二子陣列，所述第一輸入/輸出區塊以及所述第二輸入/輸出區塊包含所述輸入/輸出區塊。
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