JPH0219456B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、例えば液晶を用いた画像表示装置の
ような二次元アドレス装置に関する。

例えば液晶を用いてテレビ画像を表示すること
が提案されている。第１図において、１はテレビ
の映像信号が供給される入力端子で、この入力端
子１からの信号がそれぞれ例えばＮチヤンネル
FETからなるスイツチング素子M₁，M₂……M_n
を通じて垂直（Ｙ軸）方向のラインL₁，L₂……
L_nに供給される。なおｍは水平（Ｘ軸）方向の
画素数に相当する数である。さらにｍ段のシフト
レジスタ２が設けられ、このシフトレジスタ２に
水平周波数のｍ倍のクロツク信号が供給され、こ
のシフトレジスタ２の各出力端子からの信号φ_H1，
φ_H2……φ_Hnがスイツチング素子M₁〜M_nの各制御
端子に供給される。

また各ラインL₁〜L_nにそれぞれスイツチング
素子M₁₁，M₂₁……M_o1，M₁₂，M₂₂……M_o2，…
…M_1n，M_2n……M_onの一端が接続される。なお
ｎは水平走査線数に相当する数である。このスイ
ツチング素子M₁₁〜M_onの他端がそれぞれ液晶セ
ルC₁₁，C₂₁……C_onを通じてターゲツト端子３に
接続される。

さらにｎ段のシフトレジスタ４が設けられ、こ
のシフトレジスタ４に水平周波数のクロツク信号
が供給され、このシフトレジスタ４の各出力端子
からの信号線φ_V1，φ_V2……φ_Voが、スイツチング
素子M₁₁〜M_onのＸ軸方向の各列（M₁₁〜M_1n），
（M₂₁〜M_2n）……（M_o1〜M_on）ごとの制御端子
にそれぞれ供給される。

すなわちこの回路において、シフトレジスタ
２，４からは、第２図Ａ，Ｂに示すように、シフ
トレジスタ４から１水平期間ごとにφ_V1〜φ_Voが出
力され、この間の有効画面期間T_HEに、シフトレ
ジスタ２から各画素期間ごとにφ_H1〜φ_Hnが出力さ
れる。さらに入力端子１には第２図Ｃに示すよう
な信号が供給される。

そして、φ_V1，φ_H1が出力されているときは、ス
イツチング素子M₁とM₁₁〜M_1nがオンされ、入
力端子１→M₁→L₁→M₁₁→C₁₁→ターゲツト端子
３の電流路が形成されて、液晶セルC₁₁に入力端
子１に供給された信号とターゲツト端子３との電
位差が供給される。このためこのセルC₁₁の容量
分に、１番目の画素の信号による電位差に相当す
る電荷がサンプルホールドされる。この電荷量に
対応して液晶の光透過率が変化される。これと同
様のことがセルC₁₂〜C_onについて順次行われ、さ
らに次のフイールドの信号が供給された時点で各
セルC₁₁〜C_onの電荷量が書き換えられる。

このようにして、映像信号の各画素に対応して
液晶セルC₁₁〜C_onの光透過率が変化され、これが
順次繰り返されてテレビ画像の表示が行われる。

しかしながらこの装置において、水平画素数を
ｍとするとシフトレジスタ２の段階もｍ段必要で
あり、解像度の高い表示装置を作ろうとするとシ
フトレジスタ２が極めて大形の回路になつてしま
う。このため例えば回路をIC化した場合に極め
て大きなチツプ面積が必要になる。

またスイツチング素子M₁〜M_nのオン期間が、
T_HE／ｍとなり、極めて短いので、各液晶セルC₁₁〜 C_onでの電荷の蓄積が不充分になる。ここで入力
信号の振幅を大きくすることは液晶セルの構造等
の制約から不可能である。このため良好な画質、
特にコントラストが得られない。

さらに電荷の蓄積が不充分な状態で用いるの
で、入力信号のレベルの変化等によつて不充分さ
が異なり、波形ひずみが生じやすい。またスイツ
チング素子のオン抵抗を小さくする必要があり、
このためスイツチング素子のゲート幅が大きくな
つてIC化した場合のチツプ面積が大きく必要に
なる。

従来の装置にはこのような欠点があつた。

本発明はこのような点にかんがみ、簡単な構成
で上述の欠点を一掃できるようにしたものであ
る。以下図面を参照しながら本発明の一実施例に
ついて説明しよう。

第３図において、ラインL₁〜L_nが２本ずつグ
ループにされ、各グループのスイツチング素子
（M₁，M₂），（M₃，M₄）……（M_n-1，M_n）の制
御端子が互いに接続される。また入力端子１から
の信号がT_HE／ｍの遅延時間を有する遅延回路１１ に供給され、この遅延回路１１からの信号と入力
端子１からの信号とがスイツチ１２，１３で
T_HE／ｍ期間ごとに交互に選択されて取り出される。

そしてスイツチ１２からの信号がさらにT_HE／ｍの 遅延回路１４を通じて奇数番目のスイツチング素
子M₁，M₃……M_n-1を通じてラインL₁，L₃……
L_n-1に供給されると共に、スイツチ１３からの
信号が偶数番目のスイツチング素子M₂，M₄……
M_nを通じてラインL₂，L₄……L_nに供給される。

従つて、この回路において、第４図Ａのような
入力信号が供給されると、遅延回路１１からはＢ
のような信号が出力される。そしてスイツチ１
２，１３をＣのように図において上下に同相で切
換えることにより、スイツチ１２からはＤのよう
な信号が取り出され、この信号が遅延回路１４に
供給されて、Ｅのような信号とされる。またスイ
ツチ１３からはＦのような信号が取り出される。
すなわち各グループのラインL₁〜L_nには奇数番
目の画素の信号とその次の画素の信号が同時化さ
れて供給される。

そしてさらにシフトレジスタ２に従来の1/2の
周波数のクロツク信号が供給されることにより、
第４図Ｇに示すような信号φ′_H1，φ′_H2……φ′_Hn/2
が
形成されて各グループのスイツチング素子M₁〜
M_nに供給される。このためスイツチング素子M₁
〜M_nがグループ毎に２画素期間ずつ順番にオン
され、同時化された信号が奇数番目のラインと偶
数番目のラインとにそれぞれ供給される。

そしてφ_V1，φ′_H1が出力されているときは、ス
イツチング素子M₁，M₂とM₁₁〜M_1nがオンされ、
遅延回路１４→M₁→L₁→M₁₁→C₁₁→ターゲツト
端子３及びスイツチ１３→M₂→L₂→M₁₂→C₁₂→
ターゲツト端子３の電流路が形成される。そして
液晶セルC₁₁，C₁₂にそれぞれ１番目の画素及び２
番目の画素の信号による電位差に相当する電荷が
サンプルホールドされ、この電荷量によつて各液
晶の光透過率が変化される。以下同様のことがセ
ルC₁₃〜C_onについて順次行われ、さらに次のフイ
ールドの信号によつて各セルC₁₁〜C_onの電荷量が
書き換えられる。

こうしてテレビ画像の表示が行われるわけであ
るが、本発明によれば、各液晶セルC₁₁〜C_onには
それぞれ２画素期間にわたつて信号が供給され、
従来の２倍の時間供給が行われるので、各液晶セ
ルC₁₁〜C_onでの電荷の蓄積は充分に行われる。従
つて上述した波形ひずみのおそれはないと共に、
コントラストを含めて画質の良好な画像を表示す
ることができる。

またシフトレジスタ２の段数が1/2で足りるの
で、回路構成が極めて簡単になり、IC化した場
合のチツプ面積も小さくなると共に、消費電力も
小くなる。すなわちシフトレジスタの消費電力は
クロツク信号の周波数に比例し、また段数にも比
例する。従つて上述の例において周波数及び段数
が共に1/2になるので、消費電力は1/4に減少す
る。

また信号の供給時間が長いので、スイツチング
素子のオン抵抗の影響が小さくなる。このためゲ
ート幅を広くする必要がなくなり、スイツチング
素子の占るチツプ面積も小さくなる。

なお遅延回路はＬ，Ｃによる集中定数回路、表
面波回路、CTD等のいずれも用いることができ
る。

また上述の例で２個の遅延回路及びスイツチが
必要であるが、シフトレジスタの段数が1/2にな
り消費電力が1/4になることと比較すれば、チツ
プ面積及び消費電力とも増加はわずかである。

さらに第５図にCTDを用いて遅延回路１１，
１４及びスイツチ１２，１３を構成した場合の具
体例を示す。図において遅延回路１１は、例えば
前段の信号処理回路等のCTD₁を流用できる。こ
こでCTDは例えばｎチヤンネルのFETのソース、
ドレインが順次接続されると共に、各FETのド
レイン、ゲート間にコンデンサが接続される。そ
して第６図Ａ，Ｂに示すようなクロツク信号φ₁，
φ₂が１つおきのFETのゲートに供給され、これ
らのFETが交互にオンされて、信号が順次第６
図Ｃのように転送される。

このCTD₁の終段から２つ前のFETQ_o-2に並列
にFETQ′_o-2が設けられる。従つてFETQ′_o-2から
は第６図Ｄのような信号が取り出され、また終段
のFETQ_oから第６図Ｅのような信号が取り出さ
れる。

さらにFETQ′_o-2のドレインがスイツチング素
子M_a，M_bに接続される。また終段のFETQ_oの
ドレインがスイツチング素子M_a′，M_b′に接続さ
れる。これらのスイツチング素子M_a，M_b′に第
６図Ｆのような制御信号φ′₁，M_a′，M_bにＧのよ
うな制御信号φ″₁が供給される。このためスイツ
チング素子M_a，M_a′からは第６図Ｈのような信
号が取り出され、M_b，M_b′からはＩのような信
号が取り出される。

そしてこれらの信号がCTD₂，CTD₃に供給さ
れ、CTD₂を構成するFETQ_a3，Q_a4の接続点及び
Q_a4，Q_a5の接続点の信号がそれぞれFETQ_a，
Q_a′のゲートに供給されることにより、第６図Ｊ
のような信号が取り出される。この信号が奇数番
目のスイツチング素子M₁，M₃……M_n/2-1に接続
される出力端子３１に供給される。またCTD₃を
構成するFETQ_b1，Q_b2の接続点及びQ_b2，Q_b3の
接続点の信号がそれぞれFETQ_b，Q_b′のゲートに
供給されることにより第６図Ｋのような信号が取
り出される。この信号が偶数番目のスイツチング
素子M₂，M₄……Mm／２に接続される出力端子
３２に供給される。

このようにして遅延回路１１，１４及びスイツ
チ１２，１３を構成することができる。

なお本発明は上述のようにラインL₁〜L_nを２
本ずつのグループにするに限らない。これは例え
ば３本ずつにした場合にはシフトレジスタ２の段
数が1/3になり、消費電力は1/9になる。

なお本発明は上述のような画像表示装置に限ら
ず、二次元アドレスの記憶装置等にも応用でき
る。

【図面の簡単な説明】

第１図、第２図は従来の装置の説明のための
図、第３図は本発明の一例の構成図、第４図〜第
６図はその説明のための図である。 １は入力端子、２はシフトレジスタ、１１，１
４は遅延回路、１２，１３はスイツチである。

Claims (1)

1. 【特許請求の範囲】 １ 垂直走査方向に平行に設けられた複数の第一
   の信号線と、水平走査方向に平行に設けられた複
   数の第二の信号線と、上記水平走査に従つた第一
   のスイツチ信号を順次発生する第一の走査手段
   と、上記第一のスイツチ信号によつて順次駆動さ
   れ上記第一の信号線に入力映像信号を順次供給す
   るための複数のスイツチ手段と、上記垂直走査に
   従つた第二のスイツチ信号を上記第二の信号線に
   順次供給するための第二の走査手段と、上記第
   一、第二の信号線の各交点にマトリクス状に配さ
   れるとともに上記第二の信号線に供給される上記
   第二のスイツチ信号によつて駆動され上記第一の
   信号線を介して上記入力映像信号が供給される回
   路素子とを有する二次元アドレス装置において、 上記第一の信号線及び対応する上記スイツチ手
   段を上記第一の信号線についてＮ本づつのグルー
   プに分割し、上記入力映像信号を隣接する上記第
   一の信号線間に対応する相対遅延量を互いに有す
   るＮ個の第一の信号遅延手段に供給し、各上記第
   一の信号遅延手段からの上記入力映像信号を順次
   切り換えてＮ倍に時間軸伸張されたＮ個の上記入
   力映像信号を形成し、この形成された信号を上記
   相対遅延量を互いに有するＮ個の第二の信号遅延
   手段に供給して各上記第二の信号遅延手段から上
   記形成された信号が同一タイミングで取り出され
   るようにし、この取り出された信号を各上記グル
   ープ内の同一順位の上記第一の信号線毎に夫々供
   給するとともに、上記第一のスイツチ信号により
   上記スイツチ手段を上記グループ毎に駆動するこ
   とにより同一の上記グループ内の各上記第一の信
   号線には上記入力映像信号が同一タイミングで供
   給されるようにしたことを特徴とする二次元アド
   レス装置。