SU1104584A1 - Многофункциональный запоминающий элемент дл логической матрицы - Google Patents

Abstract

МЮГОФУНКЦИОНАЛЬНЫЙ ЗАПОМИНЛЮицШ ЭЛЕМЕНТ ДЛЯ ЛОГИЧЕСКОЙ МАТРИ15, содержащий триггер,, мультиплексоры , элемент И-ИЛИ-НЕ, элемент И-ИЛЙ, элемент НЕРАВНОЗНАЧНОСТЬ, элементы И и элементы ИЛИ с первого по третий, причем выход первого элейента И соединен с первым входом триггера, пр мой и инверсный выхода которого подключены соответственно к первым и вторым входам элемента И-ИЛИ-НЕ,и элемента И-ИЛИ, третий и четвертый входы элемента И-ШШ-НЕ соединены с выходом первого мультиплексора, и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ИЛИ, а. выход - к первым входам второго и третьего элементов И, второй вход второго элемента И соединен с выходом .второго мультиплексора и первь1ми входами третьего мультиплексора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к пр мому выходу элемента И-ИЛИ-НЕ, а выход - к второму входу третьего мультиплексора, инверсный выход элемента И-ШШ-НЁ. соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход  вл етс  информационным выходом многофункционального запоминающего элемента, второй вход четвертого элемента-И соединен с третьим входом третьего мультиплексора и  вл етс  одним из управл ющих вхо- . дов многофункционального запоминающего элемента, информационными входами которого  вл ютс  входы с первого по третий первого мультиплек (Л сора, четвертый и п тый входы которого и входы первого элемента И - вл ютс  другими управл ющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров  вл ютс  . соответственно входами переноса и выходом переноса многофункциональ ел ного запоминающего элемента, одними из операционных входов которого  вл ютс  п тый вход элемента И-ИЛИ-НЕ СХ) и третий вход элемента И-ИЛИ, от«tih личающийс  тем, что, с целью повышени  быстродействи  многофункционального запоминающего элемента , в него введены четвертый мультиплексор, элемент НЕ и четвертьй элемент ИЛИ, причем первьй вход четвертого мультиплексора подключен к выходу первого мультиплексора, второй вход - к выходу элемента НЕРАВНОЗНАЧНОСТЬ , а выход соединен с вторым входом триггера, выход эле

Description

1

мента НЕ подключен к первым входам третьего и четвертого элементов ПЛИ, выходы которых соединены соответственно с шестым входом элемента И-ИЛИ-НЕ и с четвертым входом элемента И-ИЛИ, п тый вход которого соединен с седьмым входом элемента И-ИЛИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и

584

 вл етс  входом считывани  многофункционального запоминающего элемента , входом управлени  записью и другими операционными входа ми которого  вл ютс  соответственно третий вход четвертого мультиплексора и вторые входы третьего и четвертого элементов ШШ.

Изобретение относитс  к вычислительной технике и может быть использовано в матричньк ассоциативнологических устройствах.

Известно многофункциональное запоминающее устройство дл  логической матрицы, содержащее триггер, блок сравнени , элементы И, ИЛИ

«Е D.

Недостатком этого устройства

 вл етс  низкое быстродействие при вьшолнении арифметических операций с помощью микропрограмм.

Наиболее близким техническим реш нием к изобретению  вл етс  многофункциональный запоминающий элемент дл  логической матрицы, который содержит триггер, три мультиплексора , элементы 4-ЗИ-2ИЛИ-НЕ, 3-2И-2Шга НЕРАВНОЗНАЧНОСТЬ, четьфе элемента 1, три элемента ШШ, причем входы первого, второго мультиплексоров и первого элемента И  вл ютс  входами многофункционального элемента, выхо первого элемента И соединен с первьм входом триггера, пр мой и ин , версный выходы которого подключены соответственно к первым и вторым входам элементов 4-ЗИ-2ИЛИ/НЕ и 3-2И-2ИЛИ, третьи входы которых  вл ютс  входами многофункционального элемента, четвертый и п тый входы элемента 4-ЗИ-2ИЖ/НЕ объединены с первым входом первого элемента ИЛИ и подключены к выходу первого мультиплексора , второй вход первого элемента ШШ подключен к выходу элемента 3-2И-2ИЛИ, а выход соединен с первыми входами второго и третьего элементов И, второй вход второго элемента И соединен с первыми входами третьего мультиплексора и четвертого элемента И и подключен к выходу второго мультиплексора, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к первому выходу элемента 4-ЗИ-2Р ЛИ/НЕ а.выход - к второму входу третьего мультиплексора, второй выход элемента 4-ЗИ-2ИЛИ/НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с вы-, ходом четвертого элемента И,/а выход  вл етс  выходом многофункциональ .ного элемента, второй вход четвертого элемента И. объединен с третьим входом третьего мультиплексора и  вл етс  входом многофункциочальвыход третьного элемента

его мультиплексора  вл етс  выходом многофуикционального элемента 2 .

Недостат ками матриць, составленной из таких элементов,  вл ютс  большой объем и ограниченное быстродействие при вьшолнении арифметических операций, так как дл  выполнени  , например, операции арифметического сложени  нужно расположить слагаемые в одной строке, причем между парами одноименных разр дов должны сто ть дополнительные многофункциональные элементы дл  записи результата операции. Таким образом, объем матрицы увеличен в три раза (на каждый разр д числа нужно предусмотреть два дополнительных элемента: дл  записи второго опепанда и дл  записи результата). Наличие дополнительных разр дов в три раза увеличивает врем  прохож дени  по строке переноса, а необхоидмость перекомпановки массива еще больше снижает быстродействие. Указанные недостатки усугубл ютс , ес ли нужно сложить несколько чисел. Цель изобретени  - повьшение быстродействи  многофункциональ1ног запоминающего элемента, особенно при выполнении арифметических операций . Поставленна  цель достигаетс  тем, что во многофункциональный запоминающий элемент дл  логической матрицы, содержащий триггер, мультиплексоры , элемент И-ИЛИ-НЕ, элемент И-НПИ, элемент НЕРАВНОЗНАЧНОСТ элементы И и элементы ШТИ с первого по третий, причем выход первого элемента И соединен с первым входом триггера, пр мой и инверсный выходы которого подключены соответственно к первым и вторым входам элемента И-110И-НЕ и элемента И-ШШ, третий и четвертый входы элемента И-ИЖ-НЕ соединены с выходом первого мультиплексора и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ШШ, а выход - к первым входам второго и третьего элементов И, второй I вход второго элемента И соединен с выходом второго мультиплексора и первыми входами третьего мультиплек сора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к пр мому выходу элемента И-ИЛИ-НЕ, а выход-- к второмувходу третьего мультиплексора, инверсный выход эле мента И-ИЛИ-НЕ соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход  вл  етс  информационным выходом многофункционального запоминающего элемента , второй вход четвертого элемента И соединен с третьим входом третьего мультиплексора и  вл етс  одним из управл ющих входов многофункционального запоминающего элемента , информационными входами которого  вл ютс  входы с первого по третий первого мультиплексора, четвертый и п тый входы которого и входы первого элемента И  вл ютс  другими управл ющими входами многофункционального запоминающего элемента , входы второго и выход третьего мультиплексоров  вл ютс  соответственно входами переноса и выходом переноса многофункционального запоминающего элемента, одними из операционных входов которого  вл ютс  п тый вход элемента И-ШШ-НЕ и третий вход элемента И-ШШ, введены четвертый мультиплексор, элемент НЕ и четвертый элемент ИЛИ, причем первьй вход четвертого мультиплексора подключен к выходу первого мультиплексора, второй вход - к выходу элемента НЕРАВНОЗНАЧНОСТЬ, а , выход соединен с вторым входом триггера, выход элемента НЕ подключен к первым входам третьего и четвертого элементов Ш1И, вькоды которых соединены соответственно с шестым входом элемента И-ИЛИ-НЕ и с четвертым входом элемента И-НЕ, п тый вход которого соединен с седьмым входом элемента И-ИПИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и  вл етс  входом считывани  многофункционального запоминающего элемента, входом управлени  записью и другими операционными входами которого  вл ютс  соответственно третий вход четвертого мультиплексора и вторые вхЪды третьего и четвертого элементов ИЛИ. На чертеже приведена функциональна  схема предложенного многофункционального запоминающего элемента. Предложенный многофункциональный запоминающий элемент содержит триггер 1, мультиплексоры 2-5 с первого по четвертый, элемент И-ИЛИ-НЕ 6, элемент И-ИПИ 7, элемент НЕ 8, элементы И 9-12 с первого по четвертый, элементы ИЛИ 13-16 с первого по четвертый , элемент НЕРАВНОЗНАЧНОСТЬ 17, На чертеже показаны входы 18 управлени  записью, управл ющие вхоы 19-21, информационные входы 2224 , входы 25-27 переноса, управл юие входы 28, вход 29 считывани , операционные входы 30, управл ющий ход 31, информационный 32 и выход 3 переноса. При построении логической матрицы осуществл ютс  следующие соединени : входы 19 и 29 всех многофункциональных запоминающих элементов строки объединены и подключены к устройству управлени  матр1Щей (не показано). Выход 32 любого запоминающего элемента соединен с входом 5 22 предыдущего запоминающего элемента , входом 23 последующего запоминающего элемента,в строке и входом 24 элемента, расположенного вьше о столбцу Вькод 33 соединен с вхо- О ом 25 предьщущего запоминающего элемента и входом 26 последующего запоминающего элемента в строке. запоминающих элементов, располоенных в одном столбце, объединены IS входы 18, 20, 27, 28, 30, 31 и под-, ключены к устройству управлени  атрицей. Входы 21 объединены у всех запоминающих элементов. На ь ходы 24 запоминающих элементов ниж- 20 ней.строки поступают входные данные. На свободные входы 22, 23, 25, 26 запоминающих элементов крайних столбцов поданы .константы.

Работа устройства по сн етс  25 таблицей, в которой прин ты следующие обозначени : А - сигнал на выходе мультиплексора 3 при наличии сигнала на одном из входов 2224 , поступающего с одного из сосед- 30 них разр дов; в - содержимое триггера 1, с - сигналы на входах 25 и 26, поступак цие с выходов 33 переноса соседних разр дов.

. 35

Во второй графе таблицы приведены коды операций, подаваемые на входы 30, соответствующие результаты операций над переменными А, В и С, поступающие на выход 32 (в 40 третьей и п той графах таблицы) и сигналы переноса на выходе 33 (в четвертой и шестой графах таблицы) при нулевом и единичном значени х сигнала на входе 31.45

Предложенное устройство работает

следующим образом.

I , .

Запись информации в триггер 1 осуществл етс  при подаче импульса записи на вход 21. При этом на 50 вход 19 выбранной строки и на вход 20 выбранного столбца матрицы подаетс  логическа  единица. Информаци  на вход триггера 1 поступает через мультиплексор 2 при нулевом уровне 55 на входе 18 - с выхода 32 самого элемента, при единичном - с выхода мультиплексора 3 (сигнал А). Сигнал А на входы 22-24 мультиплексора 3 поступает с выходов 32 соседнего левого, правого или нижнего элемента в зависимости от кода на входах 28: 01, 10 или 11.

Запись исходной информации можно осуществить трем  способами.

Первый способ. Информаци  подаетс  на входы 24 нижней строки матрицы . На входы запоминающих элементов подаютс  коды: вход 28 - 11, входы 18 и 29 - 1, вход 30 ,.вход 31 - О. При этом выполн етс  операци  в каждом запоминающем элементе сигнал проходит с входа 2 на выход 32 без изменени  и одновременно поступает через мультиплексор 2 на вход триггера 1. Таким образом, каждый разр д входной информации поступает на входы триггеров 1 всех запоминающих элементов столбца, но запись производитс  . только в ту строку и только в те райр ды этой строки, на которые по входам 19 и 20 поданы сигналы разрешени  записи.

Второй способ. Первое слово исхоДной информации записьгоаетс  в ниж .нюю строку матрицы. Затем с каждьм тактом оно сдвигаетс  вверх на одну строку, а в освободившуюс  нижнюю строку записываетс  следующее слово. Управл ющие сигналы, подаваемые на входы запоминающих элементов матрицы при этом следующие: вход 28 - 11, входы 18 и 29 - -1, вход 31 - О., вход 30 - (что согласно таблице соответствует операции В), Разрешение записи подаетс  при. этом на все запоминающие элементы матрицы. Разр ды могут быть замаскированы подачей кода О на вход 20 запоминающих элементов со-. ответствующих столбцов. Этот способ позвол ет записывать входную информацию с тактовой частотой, ограниченной только задержкой на врем  срабатывани  одного запоминающего элемента матрицы.

.

Третий способ аналогичен предьщущему , только, запись происходит не снизу по словам, а слева или справа поразр дно. Первые разр ды всех слов записываютс  в запоминающие элементы первого столбцаматршды, а затем .сдвигаютс . При этом в освободившийс  первый столбец записываетс  следующие разр ды слов входной информа ции. Управл ющие колы при этом Такие же, как при втором способе, кроме входов 28, на которые нужно подать код 01 или 10 в зависимости от того, слева или справа ведетс  запись информации в матрицу. Считьгаание происходит спекующим образом. Информаци  с триггеров 1 данной строки матрицы проходит через все расположенные вьше запоминающие эле менты на выходы 32 верхней строки матрицы. Управл ющие коды: вход 28 11, входы 19, 20, 21 и 31 - О, вход 30 - 0000. На вход 29 считываемой стрйки подаетс  код 0, на входы 29 остальных строк - код 1. В результате операци  А, заданна  кодом на входах 30 всех строк матрицы,, в считьшаемой строке блокируетс , и вместо нее в запоминающих элементах выполн етс  операци  В. Если нужно считать всю информацию , записанную в матрице, то можно считьтать пословно с выходов 32 верхней строки матрицы, к-аждый раз сдвига  информацию на одно слово вверх. Многофункциональный элемент выполн ет операции над переменными А, В и С,- приведенные в таблице в соответствии с кодами, подаваемыми на входы 30 и 31. При подаче на вход 31 кода О вьшолн ютр  логические операций согласно третьей Jграфе таблицы. При этом сигнал С с входа мультиплексора 4 проходит на выход мультиплексора 5 без изменений . При коде t на входе 31 зап минающий элемент выполн ет арифме|тические операции, и формируютс  на {выходах 32 и 33 сигналы согласно операци м в п той и шестой графах таблицы. Сигнал с есть значение переноса из левого или правого соседнего разр да. Его прохождение определ етс  кодом на входе 27: 1 - проходит сигнал с входа 26, О - проходит сигнал с входа 25. В матрице, построенной из предложенных многофункциональных запоми нающих элементов, арифметические . и логические операций выполн ютс  попарно, между соседними строками матрицы, в каждой из которых лежит одно слово. Результат операции запи сьтаетс  на место одного из операндов . Рассмотрим вьтолнение таких операций на примере арифметического сложени . Первое слагаемое записьтае с  в нечетные строки матрицы, второе - в четные. На входы 31 подаетс  код 1, на входы 30 - 1001, чему согласно пункту 10 таблицы соответствует операци  А + В + С. На входы 29 нечетных строк матрицы поступает сигнал О. Операци  сложени  в этих строках блокируетс , и вместо нее выполн етс  операци  считьшани  В. Информаци  с триггеров 1 нечетных строк поступает на вькоды 32 и далее (управл ющий код иа входах 28 - 11) проходит на открытые входы 24 запоминающих элементов четных строк матрицы в качестве переменной А. На входах 29 четных строк - код 1. В этих строках выполн етс  операци  сложени . Код на входах 27 указьгоает направление движени  переноса по строке (|0 слева направо, 1 - справа налево). Результат операции через мультиплексор 2 (на входах 18 - код 1) записываетс  в триггеры 1 (разрешение записи подаетс  на входы 20 всех столбцов и на входы 19 только четных строк). Чтобы сложить несколько строк матрицы, надо на вход 29 нижней из них подать код О, в ней будет выполн тьс  операци  считывани  В. На входы 29 остальных строк подаетс  код 1. В них будет вьтолн тьс  операци  сложени  А 4 В « С, обусловленна  подачей на входы 30 и 31 всех столбцов матрицы управл ющих кодов 1001. Управл ющий код на входах 28 - 11. Сигнал разрешени  записи подаетс  на вход 19 верхней строки, куда записываетс  результат сложени . Остальные управл ющие коды такие же, как при попарном сложении чисел. Количество слагаемых при сложении может быть любым, и таких блоков в матрице может быть несколько . Выполнение других арифметических и логических операций отличаетс  от операции сложени  только управл ющии кодами на входах 30 и 31 сигнала а входе 29 и направлением передачи нформационных сигналов А и переоса С многофункционального запоминающего элемента в зависимости от управл ющих кодов на входах 27 и 28. Таким образом, предложенный многофункциональный запоминающий элег мент дл ;логической матрицы позво- 5 л ет выполн ть операции записи, считьшани , сдвига информации, логиххеские и арифметические операции. перечисленные в таблице, между строкамй двух записанных в матрицу мае- Ю сивов данных. В матрице, построенной на основе предложенного многофункционального запоминающего элемента, операнды слагаемых расположены каждый в сво-. 15 ей строке, и результат операции записьтаетс  на место одного из операндов , вследствие чего дополнительных разр дов не требуетс , что уменьшает

объем матрицы по сравнению с из110458410

вестным устройством в три раза. Отсутствие дополнительных разр дов в строке увеличивает быстродействие выполнени  арифметических операций.

20 раций по сравнению с известным. так как в три раза уменьшаетс  врем  прохождени  по строке, сигнала переноса . Кроме того, не требуетс  перекомпановка массива дл  выполнени  различных операций за счет возможности выполнени  этих операций между различными строками, что также увеличивает быстродействие выполнени  операций. Технико-экономическое преимущество предлсженного многофункционального запоминающего элемента заключаетс  в более высоком быстродействии при выполнении арифметических one

Claims (1)

1. МНОГОФУНКЦИОНАЛЬНЫЙ ЗАПОМИНАЮЩИЙ ЭЛЕМЕНТ ДЛЯ ЛОГИЧЕСКОЙ МАТРИЦЫ, содержащий триггер,, мультиплексоры, элемент И-ИЛИ-НЕ, элемент И-ИПИ, элемент НЕРАВНОЗНАЧНОСТИ элементы Й и элементы ИЛИ с первого по третий, причем выход первого элемента И соединен с первым входом триггера, прямой и инверсный выхода которого подключены соответственно к первым й вторым входам элемен- ¹ та И-ИЛИ-НЕ.и элемента И-ИПИ, третий и четвертый входы элемента И-ИЛИ-НЕ соединены с выходом первого мультиплексора, и первым входом первого элемента ИЛИ, второй вход которого подключен к выходу элемента И-ИПИ, а выход - к первым входам второго и третьего элементов И, второй вход второго элемента И соединен с выходом второго мультиплексора и первыми входами третьего мультиплексора и четвертого элемента И, выход второго элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к прямому выходу элемента И-ИЛИ-НЕ, а выход - к второму входу третьего мультиплексора, инверсный выход элемента И-ИЛИ-НЕ. соединен с вторым входом третьего элемента И, выход которого подключен к первому входу элемента НЕРАВНОЗНАЧНОСТЬ, второй вход которого соединен с выходом четвертого элемента И, а выход является информационным выходом многофункционального запоминающего элемента, второй вход четвертого элемента И соединен с третьим входом третьего мультиплексора и является одним из управляющих вхо- . дов многофункционального запоминающего элемента, информационными входами которого являются входы с первого по третий первого мультиплексора, четвертый и пятый входы которого и входы первого элемента И являются другими управляющими входами многофункционального запоминающего элемента, входы второго и выход третьего мультиплексоров являются . соответственно входами переноса и выходом переноса многофункционального запоминающего элемента, одними из операционных входов которого являются пятый вход элемента И-ИЛИ-НЕ и третий вход элемента И-ИПИ, отличающийся тем, что, с целью повышения быстродействия многофункционального запоминающего элемента, в него введены четвертый мультиплексор, элемент НЕ и четвертый элемент ИЛИ, причем первый вход четвертого мультиплексора подключен к выходу первого мультиплексора, второй вход - к выходу элемента НЕРАВНОЗНАЧНОСТЬ, а выход соединен с вторым входом триггера, выход эле

   SU......1104584 мента НЕ подключен к первым входам третьего и четвертого элементов ИЛИ, выходы которых соединены соответственно с шестым входом элемента И-ИЛИ-НЕ и с четвертым входом элемента И-ИЛИ, пятый вход которого соединен с седьмым входом элемента И-ИЛИ-НЕ, третьим входом четвертого элемента И, входом элемента НЕ и является входом считывания многофункционального запоминающего элемента, входом управления записью и другими операционными входа ми которого являются соответственно третий вход четвертого мультиплексора и вторые входы третьего и четвертого элементов ИЛИ.

   ί