CN1182536C - 用于半导体存储器的并行冗余方法和装置 - Google Patents

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Abstract

本发明涉及一种用于替换有缺陷的行线/列线的改进的方法和装置。为提高芯片的产量并防止读出放大器的信号争用，采用具高度灵活性的冗余替换和方法。冗余元件集成在多个存储器阵列的至少两个之中，该两阵列不共用读出放大器。第一阵列或模块中有缺陷的行线/列线用其本身的冗余部件的冗余行线/列线替换。相应的行线/列线，无论是否有缺陷，都在不与第一模块共用读出放大器的第二阵列或模块中替换。

Description

用于半导体存储器的并行冗余方法和装置
本发明涉及半导体存储器，更具体地，涉及一种用于替换有缺陷的行线/列线的改进的方法和装置。
CMOS(互补金属氧化物半导体)技术已发展得使计算机市场迅速地向广大消费者敞开大门。今天，多媒体要求起码32Mb(兆字节，下同)最好是64Mb的DRAM(动态随机存取存储器)。这样会提高计算机中存储系统的相对成本。在不久的将来，128Mb和512Mb的计算机可能会司空见惯，这表明着需要配备256Mb和1千Mb甚至更大的DRAM的潜在需求。尽管有随之而来的阵列规模变大和光刻计术的困难，但提高芯片的产量却成了比以往更为重要的课题。工艺工程师不断地试图减少并根本消除或者最起码是掩蔽各缺陷部分。通常，芯片中不可避免地残留着的缺陷是用专门的电路设计、更具体地说冗余替换的方法加以克服的。
图1a中示出通常用于低密度DRAM的一般冗余体系结构。图1a示出多个备用元件(冗余单元)，用于替换在该区域内的有缺陷的元件(缺陷单元)，各附加在由多个元件(单元)组成的模块(子阵列)上。读出放大器(图中未示出)设置在相邻的各模块之间，不仅支援各元件，也支援各冗余元件。各冗余单位(RU)由少数冗余元件(REs)组成，(例如图中所示为每个RU由2个RE组成)，冗余元件是用来修整相应模块中现有的缺陷(以X标出)。这种方法，即带标记的模块内替换法，随着高密度存储器模块数量的增加而使总的冗余区域增加，因为各模块都包含一个要替换的区域，而且不同模块中的替换区域又是彼此独一无二的。从而各模块中需要至少一个RU或最好两个RU。这样，由于缺乏灵活性，当缺陷群集于一个给定模块时，会大大降低芯片的产量，从而使RU的利用率较差。上述基本概念在T.Kirihata等人撰写的发表于1992年9月第27卷的电气与电子工程师协会(IEEE)固态电路杂志第1222-1228页的题为“一种具有300毫瓦激活功率的14纳秒4MbDRAM”(“A 14ns 4Mb DRAM with 300mW Active Power”)的文章中有关于其结构的描述。
另一种冗余体系结构叫做灵活冗余替换结构，如图1b中所示。图中，说明一个存储器具有一个冗余模块(阵列)作为各RU的大的替换区域，冗余模块的作用是有选择地替换存储器中任意处的故障元件。这种结构中，RU内的RE都能修理位于存储器内任何模块中的缺陷(以X标出)。这种配置方式优于前述的模块内替换法的地方在于，一个具有一定数量RU的部分(即冗余模块)可有利地用来维修构成存储器的任何数量的模块。与前一方法相比，这体现出大大节省了RU的固有设施。然而，为了支援冗余模块，确实需要增加读出放大器的数目。有关上述结构和各种折衷选择的更详细的情况可参看下列几篇文章：T.Kirihata等人撰写的发表于1997年10月的关于1995年VLSI电路专题讨论的技术文件文摘第1525-1534页的题为“256MbDRAM的容错设计”(“A fault-Tolerant Design for 256Mb DRAMs”)的文章，T.Sugibayashi等人撰写的发表于1993年11月第28卷的IEEE固态电路杂志第1092～1098页的题为“具有多重划分式阵列结构的30纳秒256Mb DRAM”(“A 30ns 256Mb DRAM with Muliti-dividedArrays Structure”)的文章，和H.L.Kalter等人撰写的发表于1990年十月第25卷IEEE固态电路杂志第1118～1128页的题为“数据速率为10纳秒并具片内检错和纠错功能的50纳秒16Mb DRAM”(“A 50ns16Mb DRAM with a 10ns Data Rate and On-Chip ECC”)的文章。
另一种冗余体系结构，如图1c中所示，采用具模块内冗余结构的灵活的冗余替换方式。在此体系结构中，RU都集成在各子阵列中，和模块内替换法一样。然而，和采用冗余模块灵活进行冗余替换一样，这种方法可以采用RU来灵活检修其它模块的故障。应该指出的是，这里为达到灵活性并不需要增设读出放大器，从而减少了总的设计空间。然而，当两个或多个具有同样的用于替换的灵活的区域的子阵列同时被激活时，会产生数据争用问题。现在结合图2详细说明数据争用问题。
图2示出由四个4Mb的模块16组成的16Mb存储体12，各模块含有多条字线(WL)，各WL与多个单元接触。各模块16还包含有多条冗余字线(RWL)18，各RWL包含多个冗余单元。为简单起见，这里没有示出列冗余的情况，但各冗余列也可按同样的方式集成。读出放大器14配置在相邻的各模块16之间，由相邻的各模块16共用。这里假设两条字线(模块1中的WL1和模块3中的WL3)同时被激活。(注：模块0和1中或模块2和3中的两条WL不能同时被激活，同为读出放大器是在模块0和1之间和模块2和3之间共用)。WL1来的单元数据用读出放大器14-b和14-c放大，WL3来的单元数据用读出放大器14-d和14-e放大。WL1有缺陷时，它应由冗余字线(RWL)进行冗余替换。当有缺陷的WL1用结构上位于模块3中的RWL替换时，就出现数据争用的问题。在此情况下，模块3中的两条字线WL3和RWL是同时被激活的。图3是WL3、RWL和读出放大器24的详细示意图。耦合到WL3的单元和耦合到RWL的冗余单元独立地存储数据，从而不可能进行读出，因为两个位数据转移到BL对上以便读出。在采用以模块内冗余结构进行灵活的冗余替换时，这个问题是不可避免的。总之，图1c的方法只有当一个模块被激活时是可取的，否则，由于灵活冗余替换，总是有数据争用的可能性。
图4示出与图1b的冗余模块概念类似的灵活冗余替换的情况。这里假设模块0中的WL1和模块2中的WL2同时被激活。WL2有缺陷时，用结构上位于冗余模块中的RWL替换。这里，由于冗余模块是读出放大器14R，因而可以避免数据争用问题，尽管这会导致局部损耗。然而，当WL0和WL2都有缺陷且同时用结构上位于单一冗余模块中的两条RWL替换时，仍然有数据争用问题。如有两个冗余模块就可解决数据争用问题，但需要增设读出放大器。总之，多个模块同时被激活时，图1b的方法并不合适。
本发明克服了多个模块激活时的数据争用问题，同时可以灵活地进行涉及多个模块的冗余替换而无需增设任何读出放大器。
根据本发明的一个实施例，本发明的具有并行冗余替换部分的半导体存储器具有多个存储器阵列，各存储器阵列包括多个单元，所述多个阵列中的至少两个阵列包括多个冗余元件。所述多个存储器阵列由多个读出放大器组所分隔，其中各相邻的存储器阵列共用其之间的读出放大器组。至少两个冗余元件配置在至少两个替换区域内，所述至少两个替换区域各包括至少一个所述存储器阵列和至少一个所述读出放大器组。至少其中两个位于所述至少两个替换区域内的所述多个存储器阵列采用相同的逻辑地址存取，且当同时存取的存储器阵列的至少其中之一有缺陷时，同时用至少两个位于所述至少两个替换区域内的冗余元件替换。此替换不同时使用同一个读出放大器组。
根据另一个实施例，本发明的提高半导体存储器产量的方法包括下列步骤：提供多个存储体，各存储体包括多个存储器阵列，各存储器阵列由多个读出放大器组所分隔，其中各相邻的存储器阵列共用其之间的读出放大器组。至少两个冗余元件替换被分在第一替换区域和第二替换区域的故障元件，第一替换区域和第二替换区域处于采用不同读出放大器组的存储器阵列中。故障器件由第一替换区域和第二替换区域的其中之一中的冗余器件替换，与采用不同于该故障元件的存储器阵列的读出放大器的不同存储器阵列中的故障元件在逻辑上相同的位置相应的元件则由第一或第二替换区域的其中之另一中的冗余元件替换。故障元件的替换是通过激活第一或第二替换区域的其中之一中的冗余元件而进行的，与该故障元件在逻辑上相同的位置相应的元件的替换则是通过激活第一或第二替换区域的其中之另一中的冗余元件而进行的，从而减少了读出放大器组处的信号争用的情况。
下面参看附图详细说明本发明的优选实施例。附图中：
图1a是现有技术的通常用于低密度DRAM的冗余体系结构；
图1b是现有技术的采用灵活的冗余替换结构的另一种冗余体系结构；
图1c是现有技术的采用模块内冗余结构的灵活的冗余替换的另一种冗余体系结构；
图2是读出放大器的惯常的交叉读出系统的原理图；
图3是惯常的有信号争用情况的读出放大器的原理图；
图4是惯常的存储体的原理图；
图5是根据本发明存储体的原理图；
图6是理论产量与不同修复区的若干缺陷的关系曲线图。
本发明涉及半导体存储器，更具体地，涉及一种用于替换有缺陷的行线/列线的改进的方法和装置。根据本发明，为提高芯片的产量并防止读出放大器的信号争用，采用具高度灵活性的冗余替换和方法。为达到此目的和保持惯常的熔丝数量，采用并行冗余。第一阵列或模块中有缺陷的行线/列线用其本身的冗余行线/列线替换。相应的行线/列线，无论是否有缺陷，在不与第一模块共用读出放大器的第二阵列或模块中替换。替换相应的行/列是为了模拟第一模块的冗余替换从而提高灵活性和产量，同时防止读出信号的争用。
现在仔细参看附图。附图中，相同的编号表示类似或相同的元件。图5示意地示出16Mb的存储体100。存储体100设置有模块0-3。各模块包括存储器阵列102-105和读出放大器组106-110，配置在各模块之间。读出放大器组106-110的各读出放大器由各相邻的模块共用，例如，位于模块0和模块1之间的读出放大器组107由模块0和1共用。冗余行或冗余列中可包括各模块。为举例说明起见，本发明将就冗余行进行说明，因而会提到冗余字线。然而，本发明也适用于冗余列，同样也适用于冗余位线。此外，为举例说明起见，这里采用了具16Mb存储体的64Mb存储器芯片来说明本发明。但本发明也适用于其它容量的存储元件。
如图5所示，冗余模块112分成两个区域。第一个区域114位于例如模块0中。第二区域116位于与第一区域114所用的读出放大器不同的第二模块中，例如模块2或模块3。同样，为达到同样的效果，也可以设想本发明包括一个在模块1和3之间划分的冗余部分。通过在两模块之间等分冗余部分112，第一区域114用于替换模块0和1中的缺陷，第二区域116用于替换模块2和3中的缺陷。
在操作中，有缺陷或误操作字线的冗余替换是并行进行的。就是说，存储器阵列104中有缺陷的字线118由第二区域116的冗余字线和第一区域114中的不与第二区域116共用读出放大器的相应冗余行替换。本发明不象现有技术的那样在一个模块中维持冗余部分，而是将冗余部分分布在两个不共用读出放大器的模块中。如现有技术那样，两个或二的倍数个的字线同时替换，以修整有缺陷的字线。在本发明中，一个字线在出故障的模块中替换，另一字线则在不与字线有缺陷的该第一模块共用读出放大器的模块中被激活。第二冗余替换无论该模块中是否有缺陷都加以替换。第二冗余替换还对应于模拟其各自的模块中第一冗余字线的位置的位置。
如图5中所示，模块2中的有缺陷的字线118用第二区域116中的冗余字线替换。模块0中的字线也用位置与模块2中使用的冗余字线相同的第二冗余字线114替换。冗余字线114无论模块0中是否有缺陷都从模块0中使用。由于模块0和模块2不共用同样的的读出放大器，因而通过冗余替换在模块0和模块2上分开进行可使各读出放大器组没有信号争用的问题。虽然冗余部分都等份分开，但各分开部分并行工作，使64Mb存储器芯片有一个完全灵活的16Mb修整区。
为举例明完全灵活的16Mb修整的好处，图6示出了理论芯片产量与64Mb存储器芯片上缺陷数量的关系曲线图。曲线200表示现有技术的灵活性能提供4Mb修整区的冗余法。曲线202表示本发明的灵活性能提供16Mb修整区的冗余法。现有技术的曲线200(即图1a中的4Mb模块内冗余替换)能处理的缺陷比曲线202少大约30％，这里假设产量为50％。此外，若考虑到缺陷的群集情况(明显的群集情况)，则16Mb修整形式在产量方面更胜一筹，4Mb修整形式更显出其不足之处。
根据本发明，既达到了最大可能修整区的灵活性又避免了读出放大器读出过程中信号争用的情况。此外，由于采用并行替换的形式(这使各冗余字线集成在其中两个多个存储器阵列中)因而无需增设读出放大器。
上面已说明了优选的方法和实施例(这些仅令是举例而已，不带限制性)。应该指出的是，根据上述教导，本领域的技术人员可以进行各种修改和变更。因此可以理解，在不脱离在所附权利要求书所述的范围和精神实质的前提下，可以对本文所公开的本发明的一些具体实施例进行修改。在对本发明连同专利法所要求的细节和特性进行了说明之后，在所附权利要求书中提出了发明专利应予保护的内容。

Claims (17)

1.一种具有并行冗余替换功能的半导体存储器，其中：
每一个存储体包括多个存储器阵列，各存储器阵列由多个元件组成，所述多个存储器阵列中的至少两个包括多个冗余元件，所述多个存储器阵列由多个读出放大器组所分隔，其中各相邻的存储器阵列共用它们之间的读出放大器组；
至少两个冗余元件配置在至少两个替换区域内，所述至少两个替换区域各包括至少一个所述存储器阵列和至少一个所述读出放大器组；
其中，至少其中两个位于所述至少两个替换区域内的所述多个存储器阵列采用相同的逻辑地址存取，且当所述同时存取的存储器阵列的至少其中之一有缺陷时，同时用至少两个位于所述至少两个替换区域内的冗余元件替换，所述同时存取的存储器阵列不同时使用同一个读出放大器组。
2.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，所述冗余部分包括字线。
3.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，所述冗余部分包括位线。
4.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，每一个存储体包括四个彼此平行配置的模块，并且所述两个替换区域中的第一个替换区域位于第一个模块中及第二个替换区域位于第三个模块中。
5.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，每一个存储体包括四个彼此平行配置的模块，并且所述两个替换区域中的第一个替换区域位于第二个模块中及第二个替换区域位于第四个模块中。
6.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，所述两个替换区域中的第一个替换区域替换所述存储体的前半部分的故障元件，第二个替换区域替换所述存储体的后半部分的故障元件。
7.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，各故障元件和与逻辑上相同的位置相对应的元件用所述两个替换区域中的第一个替换区域内的至少一个元件和第二个替换区域内的至少一个元件替换，其中第一个替换区域内的至少一个元件在数量上与第二个替换区域内的至少一个元件相同。
8.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，每一个存储体包括16兆字节的存储器。
9.根据权利要求1所述的具有并行冗余替换功能的半导体存储器，其特征在于，每一个存储器阵列包括4兆字节的存储器。
10.一种提高半导体存储器产量的方法，包括下列步骤：
提供多个存储体，其中，各存储体包括多个存储器阵列，所述各存储器阵列由多个读出放大器组所分隔，其中各相邻的存储器阵列共用它们之间的读出放大器组，至少两个冗余元件替换被分在第一个替换区域和第二个替换区域的故障元件，所述第一个替换区域和第二个替换区域处于采用不同读出放大器组的存储器阵列中；
通过激活所述第一个或第二个替换区域的其中之一中的冗余元件而进行故障元件的替换；和
通过激活所述第一个或第二个替换区域的其中之另一中的冗余元件而进行与所述故障元件在逻辑上相同的位置相对应的元件的替换。
11.根据权利要求10所述的提高半导体存储器产量的方法，其特征在于，替换所述故障元件的步骤还包括用多个器件替换故障元件。
12.根据权利要求11所述的提高半导体存储器产量的方法，其特征在于，替换与所述故障元件在逻辑上相同的位置相对应的元件的步骤还包括用多个在数量上与多个替换所述故障元件的元件相同的元件替换与所述故障元件在逻辑上相同的位置相对应的元件。
13.根据权利要求10所述的提高半导体存储器产量的方法，其特征在于，冗余部分包括字线。
14.根据权利要求10所述的提高半导体存储器产量的方法，其特征在于，冗余部分包括位线。
15.根据权利要求10所述的提高半导体存储器产量的方法，其特征在于，它还包括给各存储体配备彼此平行配置的四个模块的步骤，所述第一个替换区域位于第一模块中，所述第二个替换区域位于第三模块中。
16.根据权利要求10所述的提高半导体存储器产量的方法，其特征在于，它还包括给各存储体配备彼此平行配置的四个模块的步骤，所述第一个替换区域位于第二模块中，所述第二个替换区域位于第四模块中。
17.根据权利要求10所述的提高半导体存储器产量的方法，其特征在于，替换故障元件的步骤包括下列步骤：
用所述第一个替换区域内的冗余元件替换所述存储体的前半部分的故障元件；和
用所述第二个替换区域内的冗余元件替换所述存储体的后半部分的故障元件。
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