JP2803453B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2803453B2 JP2803453B2 JP4088487A JP8848792A JP2803453B2 JP 2803453 B2 JP2803453 B2 JP 2803453B2 JP 4088487 A JP4088487 A JP 4088487A JP 8848792 A JP8848792 A JP 8848792A JP 2803453 B2 JP2803453 B2 JP 2803453B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に複数ビットを有するメモリが冗長ビットを有す
る場合のテストのための回路に関する。
し、特に複数ビットを有するメモリが冗長ビットを有す
る場合のテストのための回路に関する。
【０００２】
【従来の技術】図４は本発明の従来例をあらわすブロッ
ク図である。メモリアレー１−１ないし１−５が通常の
メモリのセルアレー，メモリアレー１−６が冗長メモリ
のアレーであって全体でメモリ１を構成している。通常
は書込みデータ１０１ないし１０５がセレクタ２−１な
いし２−４を通ってメモリアレー１−１ないし１−５に
送出される。また、メモリアレー１−１ないし１−５か
ら読出されたデータはセレクタ３−１ないし３−５を通
って出力線１１６ないし１２０から、読出しデータとし
て読み出される。さらに、各メモリセルの動作のテスト
のため各読出しデータはセレクタ５に集められ、１ビッ
トが選択されて線１２２から読み出される。ここで、テ
ストの結果、たとえばメモリアレー１−３に不良がある
ことが判明すると、書込みデータ１０３ないし１０５が
メモリアレー１−４ないし１−６に書込まれるよう、救
済情報記憶回路６からの信号により、セレクタ２−３お
よび２−４が制御される。読出しデータも同様にセレク
タ３−３ないし３−５が制御され、メモリアレー１−４
ないし１−６からの読出しデータが出力線１１８ないし
１２０に送出される。以上の様にして冗長メモリアレー
１−６を使用し、不良メモリアレー１−３を回避する。
ク図である。メモリアレー１−１ないし１−５が通常の
メモリのセルアレー，メモリアレー１−６が冗長メモリ
のアレーであって全体でメモリ１を構成している。通常
は書込みデータ１０１ないし１０５がセレクタ２−１な
いし２−４を通ってメモリアレー１−１ないし１−５に
送出される。また、メモリアレー１−１ないし１−５か
ら読出されたデータはセレクタ３−１ないし３−５を通
って出力線１１６ないし１２０から、読出しデータとし
て読み出される。さらに、各メモリセルの動作のテスト
のため各読出しデータはセレクタ５に集められ、１ビッ
トが選択されて線１２２から読み出される。ここで、テ
ストの結果、たとえばメモリアレー１−３に不良がある
ことが判明すると、書込みデータ１０３ないし１０５が
メモリアレー１−４ないし１−６に書込まれるよう、救
済情報記憶回路６からの信号により、セレクタ２−３お
よび２−４が制御される。読出しデータも同様にセレク
タ３−３ないし３−５が制御され、メモリアレー１−４
ないし１−６からの読出しデータが出力線１１８ないし
１２０に送出される。以上の様にして冗長メモリアレー
１−６を使用し、不良メモリアレー１−３を回避する。
【０００３】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置においては、通常メモリアレーの他に冗長メモリ
アレーを有しているが、初期状態において（たとえば救
済情報記憶手段にヒューズ回路を用いている時、ヒュー
ズを接断する前）冗長メモリアレー内のメモリセルの動
作をテストできない。このため、冗長メモリアレー内に
不良セルが存在した場合、不良セルの存在するメモリア
レーを冗長メモリアレーに切り換えても、正常に動作せ
ず、このような不良品の検出が従来の半導体メモリ装置
ではできないため、製品の歩留りが低いという問題があ
った。
リ装置においては、通常メモリアレーの他に冗長メモリ
アレーを有しているが、初期状態において（たとえば救
済情報記憶手段にヒューズ回路を用いている時、ヒュー
ズを接断する前）冗長メモリアレー内のメモリセルの動
作をテストできない。このため、冗長メモリアレー内に
不良セルが存在した場合、不良セルの存在するメモリア
レーを冗長メモリアレーに切り換えても、正常に動作せ
ず、このような不良品の検出が従来の半導体メモリ装置
ではできないため、製品の歩留りが低いという問題があ
った。
【０００４】
【課題を解決するための手段】本発明によれば、複数の
通常のメモリアレーと、冗長メモリアレーと、不良ビッ
ト救済用記憶手段と、通常のメモリアレーおよび冗長メ
モリアレーから任意のメモリアレーを選択する選択回路
を有する半導体メモリ装置を得る。
通常のメモリアレーと、冗長メモリアレーと、不良ビッ
ト救済用記憶手段と、通常のメモリアレーおよび冗長メ
モリアレーから任意のメモリアレーを選択する選択回路
を有する半導体メモリ装置を得る。
【０００５】
【作用】テスト時に、選択回路は通常のメモリアレーお
よび冗長メモリアレーの出力のうち、任意の出力を選択
し出力することができるため、冗長メモリアレーのテス
トが可能となる。このため、不良セルを含む冗長メモリ
アレーを良品と認定することがなく、製造歩留りを高く
できる。
よび冗長メモリアレーの出力のうち、任意の出力を選択
し出力することができるため、冗長メモリアレーのテス
トが可能となる。このため、不良セルを含む冗長メモリ
アレーを良品と認定することがなく、製造歩留りを高く
できる。
【０００６】
【実施例】次に本発明について図面を用いて説明する。
【０００７】図１は本発明の一実施例を示したブロック
図である。図１においてメモリ１は、通常のメモリアレ
ー１−１ないし１−５および冗長メモリアレー１−６と
を含んで構成されている。書込みデータ１０１は通常の
メモリアレー１−１およびセレクタ２−１に接続され
る。書込みデータ１０２はセレクタ２−１および２−２
に、書込みデータ１０３はセレクタ２−２および２−３
に、書込みデータ１０４はセレクタ２−３および２−４
に各々接続される。書込みデータ１０５はセレクタ２−
４および冗長メモリアレー１−６に接続される。セレク
タ２−１ないし２−４は２つの入力のうちの一方を選択
信号１２３により選択し、出力線１０６ないし１０９か
らメモリアレー１−２ないし１−５の書込みデータとし
て送出する。
図である。図１においてメモリ１は、通常のメモリアレ
ー１−１ないし１−５および冗長メモリアレー１−６と
を含んで構成されている。書込みデータ１０１は通常の
メモリアレー１−１およびセレクタ２−１に接続され
る。書込みデータ１０２はセレクタ２−１および２−２
に、書込みデータ１０３はセレクタ２−２および２−３
に、書込みデータ１０４はセレクタ２−３および２−４
に各々接続される。書込みデータ１０５はセレクタ２−
４および冗長メモリアレー１−６に接続される。セレク
タ２−１ないし２−４は２つの入力のうちの一方を選択
信号１２３により選択し、出力線１０６ないし１０９か
らメモリアレー１−２ないし１−５の書込みデータとし
て送出する。
【０００８】メモリアレー１−１からの読出しデータは
セレクタ３−１に送出される。メモリアレー１−２から
の読出しデータ１１１はセレクタ３−１および３−２
に、メモリアレー１−３からの読出しデータ１１２はセ
レクタ３−２および３−３に、メモリアレー１−４から
の読出しデータ１１３はセレクタ３−３および３−４
に、メモリアレー１−５からの読出しデータ１１４はセ
レクタ３−４および３−５に各々送出される。また、冗
長メモリアレー１−６からの読出しデータ１１５はセレ
クタ３−５および遅延回路４に送出される。セレクタ３
−１ないし３−５は、２つの入力のうち一方を選択信号
１２３により選択し、その出力は各々出力線１１６〜線
１２０から読出しデータとして使用される。また同じデ
ータはセレクタ５に対しても送出される。遅延回路４か
らの出力は出力線１２１からセレクタ５に対して送出さ
れる。セレクタ５は出力線１１６ないし１２１のデータ
から１つを選択し、線１２２から送出する。救済情報記
憶回路６はセレクタ群２（セレクタ２−１ないし２−４
を含む）およびセレクタ群３（セレクタ３−１ないし３
−５を含む）に対する制御信号を線１２３から送出す
る。
セレクタ３−１に送出される。メモリアレー１−２から
の読出しデータ１１１はセレクタ３−１および３−２
に、メモリアレー１−３からの読出しデータ１１２はセ
レクタ３−２および３−３に、メモリアレー１−４から
の読出しデータ１１３はセレクタ３−３および３−４
に、メモリアレー１−５からの読出しデータ１１４はセ
レクタ３−４および３−５に各々送出される。また、冗
長メモリアレー１−６からの読出しデータ１１５はセレ
クタ３−５および遅延回路４に送出される。セレクタ３
−１ないし３−５は、２つの入力のうち一方を選択信号
１２３により選択し、その出力は各々出力線１１６〜線
１２０から読出しデータとして使用される。また同じデ
ータはセレクタ５に対しても送出される。遅延回路４か
らの出力は出力線１２１からセレクタ５に対して送出さ
れる。セレクタ５は出力線１１６ないし１２１のデータ
から１つを選択し、線１２２から送出する。救済情報記
憶回路６はセレクタ群２（セレクタ２−１ないし２−４
を含む）およびセレクタ群３（セレクタ３−１ないし３
−５を含む）に対する制御信号を線１２３から送出す
る。
【０００９】以上の様な構成で本発明の一実施例につい
て更に説明する。まず、初期状態において、セレクタ２
−１ないし２−４は書込データ１０２ないし１０５を出
力するように選択信号１２３により制御されているもの
とする。またセレクタ３−１ないし３−５は読出しデー
タ１１０ないし１１４を出力するよう選択信号１２３に
より制御されているものとする。このとき、書込みデー
タ１０１ないし１０５（すなわちビット０〜４）はメモ
リアレー１−１ないし１−５に書込まれ、そのデータは
出力線１１６ないし１２０から出力される。このときは
冗長メモリアレー１−６は使用されない。
て更に説明する。まず、初期状態において、セレクタ２
−１ないし２−４は書込データ１０２ないし１０５を出
力するように選択信号１２３により制御されているもの
とする。またセレクタ３−１ないし３−５は読出しデー
タ１１０ないし１１４を出力するよう選択信号１２３に
より制御されているものとする。このとき、書込みデー
タ１０１ないし１０５（すなわちビット０〜４）はメモ
リアレー１−１ないし１−５に書込まれ、そのデータは
出力線１１６ないし１２０から出力される。このときは
冗長メモリアレー１−６は使用されない。
【００１０】救済情報記憶回路６の構成の一例を図２に
示す。トランジスタ８のベースがヒューズ７の一端に接
続され、コレクタが接地（ＧＮＤ）レベルに接続され、
エミッタが抵抗９の一端に接続されている。ヒューズ７
の他の一端は接地（ＧＮＤ）レベルに接続され、抵抗９
の他の一端は電源（ＶＥＥ）レベルに接続されている。
初期状態、すなわちヒューズ７を接断しない状態におい
てはトランジスタ８のエミッタ電位は接地（ＧＮＤ）レ
ベル−ＶBEとなる（Ｈレベル）。ヒューズ７を例えばレ
ーザー手段等により切断した場合はエミッタ電位は電源
電位（ＶＥＥ）と等しくなる（Ｌレベル）。救済情報記
憶回路６は図２の回路を複数個有しており、セレクタ２
−１と３−１，２−２と３−２，２−３と３−３，２−
４と３−４には同一の制御信号が、セレクタ３−５には
独立の選択信号が選択信号１２３から前記Ｈレベルまた
はＬレベルの信号として与えられる。
示す。トランジスタ８のベースがヒューズ７の一端に接
続され、コレクタが接地（ＧＮＤ）レベルに接続され、
エミッタが抵抗９の一端に接続されている。ヒューズ７
の他の一端は接地（ＧＮＤ）レベルに接続され、抵抗９
の他の一端は電源（ＶＥＥ）レベルに接続されている。
初期状態、すなわちヒューズ７を接断しない状態におい
てはトランジスタ８のエミッタ電位は接地（ＧＮＤ）レ
ベル−ＶBEとなる（Ｈレベル）。ヒューズ７を例えばレ
ーザー手段等により切断した場合はエミッタ電位は電源
電位（ＶＥＥ）と等しくなる（Ｌレベル）。救済情報記
憶回路６は図２の回路を複数個有しており、セレクタ２
−１と３−１，２−２と３−２，２−３と３−３，２−
４と３−４には同一の制御信号が、セレクタ３−５には
独立の選択信号が選択信号１２３から前記Ｈレベルまた
はＬレベルの信号として与えられる。
【００１１】出力線１１６ないし１２０の出力は、通常
は他の論理回路等（図示せず）に接続されているため、
メモリアレー１−１ないし１−５のテストはセレクタ５
によって選択された読出しデータを、テスト出力（線１
２２）から観測することによりおこなう。また、冗長メ
モリアレー１−６の出力も遅延回路４を介して選択回路
５に接続されているため、同様にテストすることが可能
である。いま、テストの結果、メモリアレー１−１ない
し１−６のうちメモリアレー１−３のみが不良であれ
ば、セレクタ２−３と３−３，２−４と３−４、および
セレクタ３−５を切換えるよう、ヒューズ７を切断す
る。これにより、メモリアレー１−４および１−５には
書込みデータ１０３および１０４が各々入力される。ま
た出力線１１８ないし１２０からはメモリアレー１−４
ないし１−６の読出しデータが出力され、メモリアレー
１０３の不良が救済可能となる。もし、テストの結果メ
モリアレー１−３の他に、冗長メモリアレー１−６を含
む他のメモリアレー内のメモリセルが不良であることが
判明すれば、救済不可能となる。
は他の論理回路等（図示せず）に接続されているため、
メモリアレー１−１ないし１−５のテストはセレクタ５
によって選択された読出しデータを、テスト出力（線１
２２）から観測することによりおこなう。また、冗長メ
モリアレー１−６の出力も遅延回路４を介して選択回路
５に接続されているため、同様にテストすることが可能
である。いま、テストの結果、メモリアレー１−１ない
し１−６のうちメモリアレー１−３のみが不良であれ
ば、セレクタ２−３と３−３，２−４と３−４、および
セレクタ３−５を切換えるよう、ヒューズ７を切断す
る。これにより、メモリアレー１−４および１−５には
書込みデータ１０３および１０４が各々入力される。ま
た出力線１１８ないし１２０からはメモリアレー１−４
ないし１−６の読出しデータが出力され、メモリアレー
１０３の不良が救済可能となる。もし、テストの結果メ
モリアレー１−３の他に、冗長メモリアレー１−６を含
む他のメモリアレー内のメモリセルが不良であることが
判明すれば、救済不可能となる。
【００１２】なお、遅延回路４における信号伝播の遅延
時間をセレクタ３−１ないし３−５における信号伝播の
遅延時間と等しくなる様に設計しておけば、冗長メモリ
アレー１−６のアクセス時間等の特性を、通常のメモリ
アレー１−１ないし１−５と同様に測定することができ
る。
時間をセレクタ３−１ないし３−５における信号伝播の
遅延時間と等しくなる様に設計しておけば、冗長メモリ
アレー１−６のアクセス時間等の特性を、通常のメモリ
アレー１−１ないし１−５と同様に測定することができ
る。
【００１３】第１の実施例において、セレクタ３−１な
いし３−２は図３のように構成することもできる。セレ
クタ３−１および３−２はメモリアレー１−１および１
−２の出力段を兼ねており、セレクタ３−１はトランジ
スタ９−１ないし９−４、抵抗１０−１および１０−
２，電流源１３−１から構成されている。トランジスタ
９−１ないし９−３，抵抗１０−１，電流源１３−１は
差動アンプを構成しており、その出力はトランジスタ９
−４のエミッタから出力される。トランジスタ９−１お
よび９−２のベースにはビット１−１からのセンスアン
プ出力が入力される。トランジスタ９−３のベースには
救済情報記憶回路６からの選択信号１２３が入力され
る。セレクタ３−２も同様の構成を有する。セレクタ３
−１および３−２の出力を接続し、選択信号１２３を例
えばセレクタ３−１に対して“Ｈ”セレクタ３−２に対
して“Ｌ”を入力すれば、出力線１１６からはセレクタ
３−２からのデータが出力される。
いし３−２は図３のように構成することもできる。セレ
クタ３−１および３−２はメモリアレー１−１および１
−２の出力段を兼ねており、セレクタ３−１はトランジ
スタ９−１ないし９−４、抵抗１０−１および１０−
２，電流源１３−１から構成されている。トランジスタ
９−１ないし９−３，抵抗１０−１，電流源１３−１は
差動アンプを構成しており、その出力はトランジスタ９
−４のエミッタから出力される。トランジスタ９−１お
よび９−２のベースにはビット１−１からのセンスアン
プ出力が入力される。トランジスタ９−３のベースには
救済情報記憶回路６からの選択信号１２３が入力され
る。セレクタ３−２も同様の構成を有する。セレクタ３
−１および３−２の出力を接続し、選択信号１２３を例
えばセレクタ３−１に対して“Ｈ”セレクタ３−２に対
して“Ｌ”を入力すれば、出力線１１６からはセレクタ
３−２からのデータが出力される。
【００１４】
【発明の効果】以上説明したように、本発明は通常のメ
モリアレーに加えて冗長メモリアレーを有する半導体メ
モリ装置において、通常のメモリアレーおよび冗長メモ
リアレーの出力を選択して出力できる選択回路を設けた
ので、不良ビット救済用記憶手段（たとえばヒューズ回
路）の操作前（ヒューズ接断前）に冗長メモリアレーの
テストがＡＣ特性を含めて可能となる。よって、ヒュー
ズ切断後の歩留りの向上に有効である。また、出力側の
セレクタを図３のように構成すれば、信号がセレクタを
通過することによる遅延時間の発生が無いため、通常の
メモリと比較しても性能の低下はない。
モリアレーに加えて冗長メモリアレーを有する半導体メ
モリ装置において、通常のメモリアレーおよび冗長メモ
リアレーの出力を選択して出力できる選択回路を設けた
ので、不良ビット救済用記憶手段（たとえばヒューズ回
路）の操作前（ヒューズ接断前）に冗長メモリアレーの
テストがＡＣ特性を含めて可能となる。よって、ヒュー
ズ切断後の歩留りの向上に有効である。また、出力側の
セレクタを図３のように構成すれば、信号がセレクタを
通過することによる遅延時間の発生が無いため、通常の
メモリと比較しても性能の低下はない。
【図１】本発明の一実施例のブロック図
【図２】救済情報記憶回路６の１例を示す回路図。
【図３】セレクタの１例を示す回路図。
【図４】従来例を示すブロック図。
１ メモリ ２，３，５ セレクタ ４ 遅延回路 ６ 救済情報記憶回路
Claims (2)
- 【請求項１】 複数の主メモリセルアレイと、冗長メモ
リセルアレイと、不良ビット救済用記憶手段と前記主メ
モリセルアレイおよび冗長メモリセルアレイの出力を受
ける選択回路を具備し、前記選択回路は前記不良ビット
救済用記憶手段を操作しない初期状態に於いて前記冗長
メモリセルアレイからの出力を選択し出力できることを
特徴とする半導体メモリ装置。 - 【請求項２】 前記不良ビット救済手段はヒューズ回路
を使用し、また、前記主メモリセルアレイの出力から前
記選択回路までの信号伝播時間と、前記冗長メモリアレ
ーの出力から前記選択回路までの信号伝播時間が等しく
なっていることを特徴とする請求項１記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088487A JP2803453B2 (ja) | 1992-04-09 | 1992-04-09 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4088487A JP2803453B2 (ja) | 1992-04-09 | 1992-04-09 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05307896A JPH05307896A (ja) | 1993-11-19 |
| JP2803453B2 true JP2803453B2 (ja) | 1998-09-24 |
Family
ID=13944163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4088487A Expired - Fee Related JP2803453B2 (ja) | 1992-04-09 | 1992-04-09 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803453B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4519208B2 (ja) * | 1998-03-03 | 2010-08-04 | 株式会社東芝 | 半導体記憶装置 |
| JP2006073111A (ja) | 2004-09-02 | 2006-03-16 | Fujitsu Ltd | 冗長メモリセルがテスト可能な半導体メモリ |
| JP5612249B2 (ja) * | 2008-01-31 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体記憶装置 |
| JP5210262B2 (ja) * | 2009-08-03 | 2013-06-12 | ルネサスエレクトロニクス株式会社 | メモリテスト回路 |
-
1992
- 1992-04-09 JP JP4088487A patent/JP2803453B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05307896A (ja) | 1993-11-19 |
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| JPH06259989A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980616 |
|
| LAPS | Cancellation because of no payment of annual fees |