KR970073332A - 레이아웃의 면적을 줄인 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 디코딩된 로우/칼럼 어드레스 라인을 로우/칼럼 디코더의 입력과 로우/칼럼 퓨즈 수단에 공통으로 입력되도록 배선하여 레이아웃의 면적을 줄인 반도체 메모리 장치에 관한 것으로서, 상기 메모리 셀어레이 하단에 상기 로우디코더를 배치하고, 상기 로우디코더의 하단에 상기 로우 퓨즈수단을 배치하고, 상기 로우 퓨즈수단의 하단에 상기 로우 컨트롤수단을 배치하고, 외부에서 지정한 로우 어드레스 라인을 상기 로우 디코더와 로우 퓨즈수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하고, 블럭선택 정보로 사용되는 로우 어드레스 라인은 상기 로우 퓨즈수단과 상기 로우 컨트롤 수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는다.
따라서, 상술한 바와 같이 본 발명에 의하면, 어드레스 라인의 갯수를 줄여 반도체 메모리 장치의 레이아웃 면적의 크기를 줄이는 효과를 갖는다.

Description

레이아웃의 면적을 줄인 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 종래의 로우계의 버스라인 배치 구조를 나타낸 도면이다, 제2도는 종래의 칼럼계의 버스라인 배치구조를 나타낸 도면이다.

Claims (6)

  1. 다수개의 워드선, 비트선 및 메모리 셀로 구성된 메모리 셀어레이와, 상기 메모리 셀어레이의 워드선 중의 일부를 선택하는 로우 디코더와, 상기 메모리 셀어레이 블록을 컨트롤하는 로우 컨트롤 수단과, 결함된 셀의 어드레스를 저장하는 로우 퓨즈수단을 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 셀어레이 하단에 상기 로우 디코더를 배치하고, 상기 로우 디코더의 하단에 상기 로우 퓨즈수단을 배치하고, 상기 로우 퓨즈수단의 하단에 상기 로우 컨트롤수단을 배치하며, 외부에서 지정한 로우 어드레스 라인을 상기 로우 디코더와 로우 퓨즈수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하고, 블록선택정보로 사용되는 로우 어드레스 라인을 상기 로우 퓨즈수단과 상기 로우 컨트롤 수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 로우 어드레스 라인은 로우 어드레스 버퍼의 출력임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 로우 어드레스 라인은 디코딩된 로우 어드레스임을 특징으로 하는 반도체 메모리 장치.
  4. 다수개의 워드선, 비트선 및 메모리 셀로 구성된 메모리 셀어레이와, 상기 메모리 셀어레이의 비트선중의 일부를 선택하는 칼럼 디코더와, 상기 메모리 셀어레이를 컨트롤하는 칼럼 컨트롤 수단과, 결함된 셀의 어드레스를 저장하는 칼럼 퓨즈수단을 포함하는 반도체 메모리 장치에 있어서, 상기 메모리 셀어레이 하단에 상기 칼럼디코더를 배치하고, 상기 칼럼 디코더의 하단에 상기 칼럼 퓨즈수단을 배치하고, 상기 칼럼 퓨즈수단의 하단에 상기 칼럼 컨트롤수단을 배치하며, 외부에서 지정한 칼럼 어드레스 라인을 상기 칼럼 디코더와 칼럼 퓨즈수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하고, 블록선택정보로 사용되는 칼럼 어드레스 라인을 상기 칼럼 퓨즈수단과 상기 칼럼 컨트롤 수단의 사이에 위치하도록 배선하여 각각의 입력단에 공통으로 연결하는 레이아웃 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 칼럼 어드레스 라인은 칼럼 어드레스 버퍼의 출력임을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 칼럼 어드레스 라인은 디코딩된 칼럼 어드레스임을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960015975A 1996-05-14 1996-05-14 레이아웃의 면적을 줄인 반도체 메모리 장치 KR0183847B1 (ko)

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