CN100565696C - 半导体记忆装置 - Google Patents

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Abstract

本发明提供一种即使因低电压化或温度变化等的影响，导致半导体记忆装置的晶体管性能偏差，也能够稳定工作的半导体记忆装置。设有按照记忆信息，变更伪读出线(DRD)的负荷电容的复位伪单元(121…)，按照温度条件、电压条件等使用环境，给复位伪单元(121…)设定记忆信息。这样，按照对预充电给上述伪读出线(DRD)的电荷进行放电所引起的上述伪读出线(DRD)的电压变化，控制存储单元(111…)的读出时序等。

Description

半导体记忆装置
技术领域
本发明涉及一种将位线预充电至规定电位，读出数据的半导体记忆装置。
背景技术
半导体记忆装置中，因存储单元阵列形成在硅基板中的情况下的制造偏差、温度条件、电压条件等使用环境的变动的影响，有时会导致读出放大器的起动时序变动，无法稳定地进行读出动作。修正这样的影响，从而能够稳定地进行读出动作的半导体记忆装置，例如图11所示，有一种使用实际的存储单元(复制存储单元)，求出在位线上出现电位差的时序，根据所求出的时序，起动读出放大器的半导体记忆装置500(例如参照专利文献1)。
半导体记忆装置500具有：存储单元阵列510、预解码器520、字线驱动器530、读出放大器540、复制品列550、地址逻辑电路560、以及列I/O逻辑电路570。
存储单元阵列510，具有排列成了矩阵状的多个存储单元511。另外，设置在列方向上的多个存储单元511，经一对位线与对应该列的读出放大器540相连接。
预解码器520，将对地址信号的一部分进行解码后的结果输出给字线驱动器530。
字线驱动器530按照预解码器520的地址解码结果，激活所选择的字线。
读出放大器540按照列I/O逻辑电路570所输出的使能信号，检测出上述一对位线的电压差。
复制品列550，通过将多个复制存储单元551设置在列方向上而构成，设置在存储单元阵列510的横侧。
复制存储单元551是存储单元511的复制品，通路晶体管551a的栅极端子经伪字线与地址逻辑电路560相连接。另外，连接有规定数目的复制存储单元551的一对伪位线，与列I/O逻辑电路570相连接。
列I/O逻辑电路570检测出上述一对伪位线的电位差，将检测结果作为使能信号输出给读出放大器540。
通过采用上述构成，在读出存储在存储单元511中的信息的情况下，所输入的地址由地址逻辑电路560与字线驱动器530解码，选择特定的存储单元511。所选择的存储单元511使得上述一对位线中产生电位差。
另外，通过地址逻辑电路560，将规定数目的复制存储单元551的通路晶体管551a的栅极端子激活。通过这样，从列I/O逻辑电路570输出使能信号。复制存储单元551由于是存储单元511的复制品，因此在上述伪位线中出现电位差的时序，也即输出使能信号的时序，与存储单元511的位线中产生了电位差的时序几乎相同。接收到了使能信号的读出放大器540，检测出上述一对位线中所产生的电位差。
这样，半导体记忆装置500中，使用复制品列550求出在位线上出现电位差的时序，因此能够对制造偏差、温度条件、电压条件等的影响进行修正。
专利文献1：特开2001-351385号公报(第6页，第1图)。
在半导体集成电路中要求削减功率的情况下，作为功率削减方法之一，有降低电源电压的方法。但是，一般为了抑制晶体管的漏极泄漏，阈值电压不能够太降低。因此在通过阈值电压较高的处理，在低电压下让半导体集成电路工作的情况下，晶体管的性能偏差非常大。特别是在半导体记忆装置的存储单元之类的，使用微小尺寸的晶体管的情况下，其偏差尺寸变得更大。
因此，上述半导体记忆装置500这样的使用复制品列550的时序生成机构中，在阈值电压附近的低电压下进行工作的情况下，例如存储单元的晶体管能力，与复制存储单元的晶体管能力相比变得非常低，有可能引起误动作。
为了避免误动作并在低电压下工作，例如考虑通过延迟电路来延迟时序等方法，但这里会使得电路结构冗长，增加电路面积。
发明内容
本发明的目的在于解决上述问题，提供一种即使因低电压化或温度变化等的影响，导致半导体记忆装置的晶体管性能偏差，也能够稳定地进行工作的半导体记忆装置。
为解决上述问题，第1的发明是一种半导体记忆装置，其特征在于，具有：
将存储单元排列成矩阵状的存储单元阵列；
读出字线，其以上述存储单元阵列中的行单位与上述存储单元相连接，给上述存储单元传输用于读出的读出控制信号；
读出线，其以上述存储单元阵列中的列单位与上述存储单元相连接，传输存储单元所输出的信息；
伪单元阵列，其排列有记忆所赋予的信息的多个伪存储单元；
伪读出线，其将上述多个伪存储单元共同连接；
给上述伪读出线预充电荷的伪读出线预充电电路；以及
放电电路，其对上述伪读出线预充电电路所预充电的上述伪读出线的电荷进行放电；
上述伪存储单元，按照所记忆的信息，变更上述伪读出线的负荷电容；
从上述存储单元的信息读出，按照上述放电电路的放电所引起的上述伪读出线的电位变化来控制。
通过这样，按照伪存储单元的记忆信息，变更读出线的负荷电容。因此，例如在单位线方式的半导体记忆装置中，能够根据读出线的放电所引起的电位变化，生成用来从存储单元读出记忆信息的各种时序信号。
另外，第2的发明，是一种根据第1的半导体记忆装置，其特征在于：
上述存储单元具有：
存储单元用信息记忆部，其由输入端子与输出端子互相交叉接合起来的两个反相电路构成；
存储单元用第1晶体管，其栅极端子与上述读出字线相连接，漏极端子与上述读出线相连接；以及
存储单元用第2晶体管，其栅极端子与上述两个反相电路之间的接点相连接，漏极端子与上述存储单元用第1晶体管的源极端子相连接，源极端子与第1电源相连接；
上述伪存储单元具有：
伪存储单元用信息记忆部，其由输入端子与输出端子互相交叉接合起来的两个反相电路构成；
伪存储单元用第1晶体管，其栅极端子与接地电位相连接，漏极端子与第2电源相连接；以及
伪存储单元用第2晶体管，其漏极端子与上述伪读出线相连接，源极端子与上述伪存储单元用第1晶体管的漏极端子相连接，栅极端子与伪存储单元用信息记忆部中的上述两个反相电路之间的接点相连接。
另外，第3的发明，是一种根据第1的半导体记忆装置，其特征在于：
上述放电电路具有：
放电用第1晶体管，其源极端子与接地电位相连接，栅极端子与第3电源相连接；以及
放电用第2晶体管，其漏极端子与上述伪读出线相连接，源极端子与上述放电用第1晶体管的漏极端子相连接；
通过激活上述放电用第2晶体管的栅极端子，进行上述放电。
通过这样，由于存储单元中所使用的晶体管的构成与伪存储单元中所使用的晶体管的构成相同，因此例如在单位线方式的半导体记忆装置中，能够使用存储单元的晶体管构成，通过只变更布线，来构成伪存储单元或放电电路。
另外，第4的发明，是一种根据第1的半导体记忆装置，其特征在于：
上述存储单元用第1晶体管、存储单元用第2晶体管、伪存储单元用第1晶体管、以及伪存储单元用第2晶体管，是相同形状的晶体管。
通过这样，能够让存储单元的特性偏差与伪存储单元的特性偏差有类似的倾向。
另外，第5的发明，是一种根据第3的半导体记忆装置，其特征在于：
上述第3电源与上述第1电源相比电源电位较高。
通过这样，能够进一步延迟伪读出线的放电时间。
另外，第6的发明，是一种根据第3的半导体记忆装置，其特征在于：
上述存储单元用第1晶体管、存储单元用第2晶体管、放电用第1晶体管、以及放电用第2晶体管，是相同形状的晶体管。
通过这样，能够让存储单元的特性偏差与放电电路的特性偏差有类似的倾向。
另外，第7的发明，是一种根据第2的半导体记忆装置，其特征在于：
上述伪存储单元还具有：
信息设置用第1晶体管，其漏极端子与上述两个反相电路的一方交叉结合的接点相连接，源极端子与接地电位相连接；以及
信息设置用第2晶体管，其漏极端子与上述两个反相电路的另一方交叉结合的接点相连接，源极端子与接地电位相连接；
构成为，通过对上述信息设置用第1晶体管以及信息设置用第2晶体管的栅极端子的电位进行控制，来保存信息。
通过这样，能够通过很少的动作给伪存储单元记忆信息，变更与伪读出线相连接的负荷电容。
另外，第8的发明，是一种根据第1的半导体记忆装置，其特征在于，进一步具有：
写入字线，其以上述存储单元阵列中的行单位与上述存储单元相连接，传输用来对上述存储单元阵列进行写入的写入控制信号；
伪写入线，其与上述多个伪存储单元共同连接，给上述伪存储单元传输写入信息；
上述伪存储单元，与上述写入字线相连接，另外，按照经上述写入字线所输入的控制信号，保存经伪写入线所输入的信息。
通过这样，能够以很少的布线资源，通过与在存储单元中进行写入的端子相同的动作，给伪存储单元记忆信息，变更与伪读出线相连接的负荷电容。另外，能够让伪存储单元与存储单元的形状几乎一样。
另外，第9的发明，是一种根据第1的半导体记忆装置，其特征在于，进一步具有：
按照上述放电电路的放电所引起的上述伪读出线的电位变化，将输出给上述读出线的信息输出的输出电路。
通过这样，由于能够以伪读出线进行放电所引起的电压变化为触发，起动输出电路(例如读出放大器)，因此能够抑制消耗电流。
另外，第10的发明，是一种根据第1的半导体记忆装置，其特征在于，进一步具有：
按照上述放电电路的放电所引起的上述伪读出线的电位变化，给上述读出线预充电荷的读出线预充电电路。
通过这样，由于能够以伪读出线进行放电所引起的电压变化为触发，开始预充电，因此能够将用于从存储单元读出记忆信息的预充电消除时间抑制到最低限度。
另外，第11的发明，是一种根据第1的半导体记忆装置，其特征在于：
构成为，按照上述放电电路的放电所引起的上述伪读出线的电位变化，切断上述读出控制信号，不激活上述读出字线。
通过这样，由于能够以伪读出线进行放电所引起的电压变化为触发，切断读出控制信号，因此能够将为了从存储单元读出记忆信息而激活读出字线的期间抑制到最低限度。
另外，第12的发明，是一种根据第1的半导体记忆装置，其特征在于：
上述伪存储单元构成为，按照半导体记忆装置的温度，变更所保存的信息。
通过这样，按照半导体记忆装置的温度，变更伪读出线的负荷电容。因此，例如通过在存储单元的偏差增大的温度状态下，变更伪存储单元的记忆信息，就能够增大伪读出线的负荷电容，延迟伪读出线的放电时间，最佳化用于从存储单元读出记忆信息的各种时序信号。
另外，第13的发明，是一种根据第1的半导体记忆装置，其特征在于：
上述伪存储单元构成为，按照供给给半导体记忆装置的电源电压，变更所保存的信息。
通过这样，按照半导体记忆装置的电源电压，变更伪读出线的负荷电容。因此，例如通过在存储单元的偏差增大的电压状态下，变更伪存储单元的记忆信息，就能够增大伪读出线的负荷电容，延迟伪读出线的放电时间，最佳化用于从存储单元读出记忆信息的各种时序信号。
另外，第14的发明，是一种根据第1的半导体记忆装置，其特征在于：
还具有在从上述存储单元读出信息之前，给上述读出线预充电荷的读出线预充电电路；
上述读出线预充电电路与上述伪读出线预充电电路构成为，分别经晶体管，给上述读出线与上述伪读出线预充电荷；
上述伪读出线预充电电路的上述晶体管，比上述读出线预充电电路的上述晶体管尺寸大。
通过这样，即使在将伪读出线的负荷电容设置的较大的情况下，也能够以比给上述读出线预充电的时间更快的时间，完成伪读出线的预充电。
另外，第15的发明，是一种根据第1的半导体记忆装置，其特征在于：
还具有在从上述存储单元读出信息之前，给上述读出线预充电荷的读出线预充电电路；
上述读出线预充电电路与上述伪读出线预充电电路，分别经晶体管，给上述读出线与上述伪读出线预充电荷；
上述伪读出线预充电电路的上述晶体管，比上述读出线预充电电路的上述晶体管阈值电压低。
通过这样，即使在将伪读出线的负荷电容设置的较大的情况下，也能够以比给上述读出线预充电的时间更快的时间，完成伪读出线的预充电。另外，还能够将读出线预充电用晶体管与伪读出线预充电用晶体管设计成相同尺寸。
根据本发明，即使因低电压化或温度变化等影响，使得半导体记忆装置的晶体管性能偏差，也能够进行稳定的动作。
附图说明
图1为表示本发明的实施方式1的相关半导体记忆装置之构成的方框图。
图2为表示本发明的实施方式1的相关半导体记忆装置读出时的预充电信号PC、读出字线RWL1～RWL2等的电压波形的图。
图3为表示伪引线DRD中所产生的负荷电容与复位信号RESET，以及置位信号SET1～2的关系的表。
图4为表示本发明的实施方式2的相关半导体记忆装置之构成的方框图。
图5为表示本发明的实施方式2的相关半导体记忆装置中，存储单元以及复位伪单元的记忆信息被初始化的情况下的写入字线、写入线等的电压波形的图。
图6为表示本发明的实施方式2的相关半导体记忆装置读出时的预充电信号PC、读出字线RWL1～RWL2等的电压波形的图。
图7为表示本发明的实施方式3的相关半导体记忆装置之构成的方框图。
图8为表示本发明的实施方式3的相关半导体记忆装置读出时的读出字线RWL1～RWL2等的电压波形的图。
图9为表示本发明的实施方式4的相关半导体记忆装置之构成的方框图。
图10为表示本发明的实施方式4的相关半导体记忆装置读出时的读出字线RWL1～RWL2等的电压波形的图。
图11为表示现有的半导体记忆装置之构成的方框图。
图中：100-半导体记忆装置，111～118-存储单元，111a～111b-晶体管，111c～111d-反相器，121～124-复位伪单元，121a～121d-晶体管，121e～121f-反相器，130-参考单元，130a-晶体管，130b-晶体管，141～142-栅极复制单元，151～152-预充电晶体管，160-伪预充电晶体管，171～172-输出电路，171a-三态反相器，171b～171d-反相器，200-半导体记忆装置，211～216-存储单元，211a～211b-晶体管，211c-反相器，221～223-复位伪单元，221a·221b-晶体管，221c-反相器，281～283-AND电路，300-半导体记忆装置，380-AND电路，400-半导体记忆装置，491～494-AND电路，495～496-反相器，500-半导体记忆装置，510-存储单元阵列，511-存储单元，520-预解码器，530-字线驱动器，540-读出放大器，550-复制品列，551-复制存储单元，551a-通路晶体管，560-地址逻辑电路，570-列I/O电路，RWL1～RWLn-读出字线，WWL1～WWLn-写入字线，DRWL-伪读出字线，DRD-伪字线，DWD-伪写入线，WD1～WDn-写入线，RD1～RDn-读出线。
具体实施方式
下面对照附图对本发明的实施方式进行说明。
《发明的实施方式1》
图1为表示本发明的实施方式1的相关半导体记忆装置100之构成的方框图。另外，图1中省略了写入系统的电路。
半导体记忆装置100具有：存储单元111～118、复位伪单元121～124、参考单元130、栅极复制单元141～142、预充电晶体管151～152、伪预充电晶体管160、以及输出电路171～172。
存储单元111～118均是相同的构成，设置成m行n列的矩阵状的存储单元。存储单元111～118按照连接在各自中的读出字线(RWL1～RWLn中的任一个)的电位，将所记忆的信息输出给相连接的读出线(RD1～RDn中的任一个)。另外，在读出时，将在读出字线RWL1～RWLn中通过地址信号(未图示)所选择的任一个读出字线激活。
存储单元111～118，分别具有晶体管111a～111b，以及反相器111c～111d(图1中只图示了存储单元111与115的详细构成)。
晶体管111a是N沟道MOS晶体管。晶体管111a的漏极端子与读出线相连接，栅极端子与读出字线相连接。存储单元111中，漏极端子与读出线RD1相连接，栅极端子与读出字线RWL1相连接。
晶体管111b是N沟道MOS晶体管，漏极端子与晶体管111a的源极相连接，源极端子与接地电位相连接。
反相器111c与反相器111d，输入端子与输出端子互相交叉结合，记忆所赋予的信息。另外，反相器111d的输出端子，与晶体管111b的栅极端子相连接。
存储单元111～118通过如上进行构成，一旦激活读出字线，读出线的电位就变为按照记忆信息的电位。另外，以下的数目中，设为通过反相器111c与111d的记忆信息，使得晶体管111b导通的情况下为记忆有“0”，在使得晶体管111b截止的情况下为记忆有“1”进行数目。
复位伪单元121～124，是排列成m行阵列状的存储单元。复位伪单元121～124具体的说，具有晶体管121a、121b、121c、121d以及反相器121e～121f。晶体管121a～121d是N沟道MOS晶体管。这些晶体管中的晶体管121c的漏极端子，与伪读出线DRD相连接。
另外，反相器121e与反相器121f，输入端子与输出端子互相交叉结合，记忆所赋予的信息。这样所构成的复位伪单元121～124，能够通过接会存储单元111中所存在的晶体管的布线，来容易地安装。
复位伪单元121～124，通过上述构成，按照从晶体管121a～121b的栅极端子所输入的信号(图1中所示的复位信号RESET、置位信号SET1以及SET2)，切换与伪读出线DRD相连接的晶体管121c的ON(激活)与OFF，从而可编程地变更伪读出线DRD的负载电容。
参考单元130与伪读出字线DRWL相连接，按照伪读出字线DRWL的电位，对伪读出线DRD的电荷进行放电。参考单元130具体的说，具有晶体管130a与晶体管130b，晶体管130a的栅极端子与伪读出字线DRWL相连接。
栅极复制单元141～142，如图1所示，具有两个N沟道MOS晶体管，成为存储单元111～118的栅极电容的复制品。
预充电晶体管151～152按照预充电信号PC，分别对读出线RD1以及读出线RDn进行预充电。
伪预充电晶体管160按照预充电信号PC，对伪读出线DRD进行预充电。
另外，因复位伪单元121～124的记忆信息，使得伪读出线DRD的负荷电容大于读出线(RD1～RDn)，因此伪预充电晶体管160可以被设为预充电晶体管151～152大的尺寸，或设为较低的阈值电压。
输出电路171～172按照读出放大器使能信号SEN(伪读出线DRD的反转信号)，保持存储单元111～118中成为读出对象的存储单元的记忆信息并输出。输出电路171～172具体的说，具有三态反相器171a以及反相器171b～171d。
三态反相器171a，其输入端子与引线(RD1～RDn中的任一个。例如输出电路171中为读出线RD1)相连接，被读出放大器使能信号SEN所控制，将按照所连接的读出线的电位的信号(也即按照存储单元的记忆信息的信号)，经反相器171b输出(数据输出DO1、DOn)。本实施方式中，在读出放大器使能信号SEN为H电平的情况下，激活三态反相器171a。
另外，反相器171c与171d，保持三态反相器171a的输出。
使用图2，对如上所构成的半导体记忆装置100，读出存储单元111的记忆信息，接下来对读出存储单元112的记忆信息的情况下的动作进行说明。图2中示出了半导体记忆装置100的读出时的预充电信号PC、读出字线RWL1～RWL2、伪读出线DRWL、读出线RD1、伪读出线DRD、读出放大器使能信号SEN、以及数据输出DO1各自的电压波形。
另外，以下的说明中，设存储单元111的记忆信息为“0”，存储单元112的记忆信息为“1”。
在读出记忆信息的情况下，预先设置复位信号RESET、置位信号SET1以及SET2的电平，调整存在于伪读出线DRD中的负荷电容。例如，通过让复位信号RESET为高电平(H电平)，置位信号SET1以及SET2为低电平(L电平)，一旦将复位伪单元121～124的记忆信息全部设为“1”之后，存在于读出线RD1～RDn与伪读出线DRD中的负荷电容就几乎一样大。
这样，一旦为读出作准备，将预充电信号PC设为L电平，读出线RD1的电位就被预充电晶体管151预充电为电源电位。另外，伪读出线DRD的电位，被伪预充电晶体管160预充电为电源电位。
例如，一旦对存储单元111进行读出的期间(图2中所示的第1读出期间)开始，便如图2所示，预充电信号PC变为H电平，解除预充电。同时，通过地址信号将读出字线RWL1与伪读出字线DRWL同时激活。
一旦读出字线RWL1被激活，由于存储单元111的记忆信息为“0”，因此预先由预充电晶体管151所预充电的读出线RD1的电荷被放电。另外，一旦伪读出字线DRWL被激活，预先由伪预充电晶体管160所预充电的伪读出线DRD的电荷也被放电。
一旦伪读出线DRD的电荷被放电，读出放大器使能信号SEN就变为H电平。通过这样，三态反相器171a变为非激活状态，保持L电平的信号(信息)作为数据输出DO1。
输出电路171输出了数据输出DO1之后，经过一定的期间，读出字线RWL1、伪读出字线DRWL、以及预充电信号PC变为L电平，进行对下一个读出周期(第2读出期间)的准备。输出电路171同时将数据输出DO1保持为L电平。
第2读出期间开始之后，预充电信号PC变为H电平，解除预充电。同时，通过地址信号将所选择的读出字线RWL2与伪读出字线DRWL同时激活。
由于存储单元112的记忆信息为“1”，因此预先被预充电的读出线RD1的电荷不被放电。另外，预先由参考单元130所预充电的伪读出线DRD的电荷被放电。
伪读出线DRD的电荷被放电之后，读出放大器使能信号SEN变为H电平。通过这样，输出电路171保持H电平的信号(信息)作为数据输出。
如上所述，半导体记忆装置100中，读出放大器使能信号SEN根据伪读出线DRD的电荷变化。也即，半导体记忆装置100中，按照伪读出线DRD的电荷，调节读出时序。
上述例子中，复位伪单元121～124的记忆信息全部被设为“1”。因此，读出线RD1～RDn与伪读出线DRD中所存在的负荷电容几乎一样大。
但是，读出线RD1～RDn与伪读出线DRD中所存在的负荷电容，因温度条件、电压条件、芯片的使用时间等，偏差变得较大。
例如，要考虑到如果半导体记忆装置100在低电压下工作，读出线RD1的放电时间，就与伪读出线DRD的放电时间有很大不同。如果读出线RD的放电时间比伪读出线DRD长，即使读出放大器使能信号SEN变为H电平，读出线RD1的电位变成中间电位的时间有时也延长。这种情况下，输出电路171～172的三态反相器171a中流通很多贯通电流，消耗功率。因此，在偏差增多的条件下，需要预先延长基于参考单元130的伪读出线DRD的放电时间。
半导体记忆装置100中，通过输入给复位伪单元121～124的复位信号RESET以及置位信号SET1～2，能够变更伪读出线DRD中所产生的负荷电容，变更伪读出线DRD的放电时间。图3的表中示出了伪读出线DRD中所生成的负荷电容与复位信号RESET、以及置位信号SET1～2之间的关系。该表的“复位单元负荷电容”栏中，通过与伪读出线DRD相连接的晶体管的个数示出了负荷电容的不同。
例如，在复位信号RESET为H电平，且置位信号SET1～2均为L电平的情况下(初期状态)，如上所述，读出线RD1～RDn与伪读出线DRD中所存在的负荷电容几乎一样大。
另外，通过从上述初始状态的条件开始，将复位信号RESET设为L电平，置位信号SET1设为H电平，SET2设为L电平，将与复位伪单元121以及复位伪单元122的伪读出线DRD相连接的晶体管121c(N沟道MOS晶体管)激活，串联的两个N沟道MOS晶体管所具有的扩散电容与伪读出线DRD相连接。
另外，通过从上述初始状态的条件开始，将复位信号RESET设为L电平，置位信号SET1设为L电平，SET2设为H电平，将与复位伪单元123～124的伪读出线DRD相连接的晶体管121c(N沟道MOS晶体管)激活，串联的m-2个N沟道MOS晶体管的扩散电容与伪读出线DRD相连接。
另外，通过从上述初始状态的条件开始，将复位信号RESET设为L电平，置位信号SET1设为H电平，SET2设为H电平，将与复位伪单元121～124的伪读出线DRD相连接的晶体管121c(N沟道MOS晶体管)激活，串联的m个N沟道MOS晶体管所具有的扩散电容与伪读出线DRD相连接。
这样，复位伪单元121～124由复位信号RESET与置位信号SET1～2进行控制，通过这样变更与伪读出线DRD相连接的N沟道MOS晶体管的个数，将伪读出线DRD的负荷电容变为4级。
因此，通过本实施方式，可编程地变更伪读出线DRD的负荷电容，即使在存储单元111～118的晶体管能力极为容易偏差的温度条件或电压条件下，也能够在适于各个条件的时序读出信号。例如，在存储单元111～118分别在可以预见较大偏差的低电压条件或高温条件下使用的情况下，如果根据来自外部的信息来设置复位伪单元121～124的记忆信息，预先使得伪读出线DRD的负荷电容较大，就能够进行稳定的读出动作。
另外，本实施方式中，供给给复位伪单元121～124的置位信号为2个，但也可以使用3个以上的信号，生成读出伪线的负荷电容的组合，对更细的温度条件、电压条件控制负荷电容。
《发明的实施方式2》
图4为表示本发明的实施方式2的相关半导体记忆装置200之构成的方框图。半导体记忆装置200如图4所示，与半导体记忆装置100相比，不同点在于：代替存储单元111…具有存储单元211～216，代替复位伪单元121…具有复位伪单元221～223，并且还添加有AND电路281～283。另外，以下的实施方式中给具有与上述实施方式1等相同的功能的构成要素，标注相同的符号，省略说明。
存储单元211～216均是相同的构成，设置成m行n列的矩阵状的存储单元。存储单元211～216按照连接在各自中的读出字线(RWL1～RWLn中的任一个)的电位，将所记忆的信息输出给相连接的读出线(RD1～RDn中的任一个)。
另外，由各个存储单元中所连接的写入字线(WWL1～WWLn中的任一个)进行控制，将按照与各个存储单元相连接的写入线(WD1～WDn中的任一个)的电位的信息，保持(写入)在反相器111c与111d中。另外，写入时，将写入字线WWL1～WWLn中通过地址信号(未图示)所选择的任一个写入字线激活。
以存储单元211为代表对存储单元的具体构成进行说明。存储单元211相对实施方式1的存储单元111，进一步添加有晶体管211a、211b与反相器211c。晶体管211a是N沟道MOS晶体管，晶体管211b是P沟道MOS晶体管。另外，晶体管211a、211b在存储单元211中，如图4所示与写入字线WWL1以及写入线WD1相连接。也即，晶体管211a、211b由写入字线WWL1的电位进行控制，将按照写入线WD1的电位的信息，写入到反相器111c、111d中。
复位伪单元221～223如图4所示，排列成m行的阵列状。复位伪单元221～223，在伪写入使能信号DWEN为H电平，且相连接的写入字线被激活了的情况下，写入按照伪写入线DWD的电平(H电平或L电平)的信息。
复位伪单元221～223，详细的说，具有晶体管121c、121d、反相器121e、121f，晶体管221a、221b以及反相器221c(图4中只示出了复位伪单元221的详细构成)。
晶体管221a是N沟道MOS晶体管，栅极端子与AND电路281的输出端子相连接。另外，晶体管221b是P沟道MOS晶体管，其栅极端子经反相器221c与AND电路281的输出端子相连接。
AND电路281～283各自一方的输入端子与写入字线WWL1～WWLn相连接，另一方的输入端子与伪写入使能信号DWEN相连接。
如上所构成的半导体记忆装置200中，在读出记忆信息的情况下，预先在复位伪单元221～223中设置规定的信息，调整存在于伪读出线DRD中的负荷电容。
例如，图5中作为初始动作将存储单元211～216的所有记忆信息初始化为“0”，将复位伪单元221～223的所有记忆信息初始化为“1”的情况下的写入字线WWL1～WWL2、WWLn、写入线WD1、WDn、伪写入线DWD、以及伪写入使能信号DWEN各自的电压波形。也即，在写入线WD1～WDn被设为L电平，伪写入线DWD为H电平、伪写入使能信号DWEN为H电平的状态下，通过顺次激活写入字线WWL1～WWLn，将存储单元211～216中的记忆信息全部设为“0”，并且将伪复位单元221～223中的记忆信息全部设为“1”。
另外，例如在希望将复位伪单元221的记忆信息设为“0”的情况下，可以在将伪写入线DWD设为L电平，伪写入使能信号DWEN设为H电平的状态下，激活伪写入字线WWL1即可。
也即，半导体记忆装置200中，在变为低电压等的偏差幅度较大的条件之前，例如能够变更复位伪单元的记忆信息，增大伪读出线的负荷电容，延迟伪读出线DRD的放电时间。
因此，在调整了存在于伪读出线DRD中的负荷电容之后，半导体记忆装置200中，也进行与半导体记忆装置100中的各个读出周期相同的动作(图6中所示的第1以及第2读出周期)，即使在晶体管能力极为容易偏差的温度条件或电压条件下，也能够在适于各个条件的时序读出信号。
并且，半导体记忆装置200中，通过伪写入线DWD给复位伪单元写入记忆信息，因此布线资源的增加较小。
另外，存储单元与复位伪单元的不同，仅仅在于各自的伪读出线与读出线中串联的N沟道MOS晶体管的栅极端子的连接，因此可以让伪读出线DRD的布线形状与读出线RD的布线形状几乎一样。因此，能够进一步增加变更读出放大器激活SEN的时序的精度。
《发明的实施方式3》
图7为表示本发明的实施方式3的相关半导体记忆装置300之构成的方框图。半导体记忆装置300如图7所示，比半导体记忆装置200增加了AND电路380。
通过增加AND电路380，基于预充电晶体管151、152的预充电，由伪预充电信号DPC与伪读出线DRD的电位来控制。
对照图8对这样所构成的半导体记忆装置300的动作进行说明。图8中示出了读出时的伪预充电信号DPC、读出字线RWL1、RWL2、伪读出线DRWL、伪读出线DRD、读出线RD1、作为伪读出线的反转信号的预充电读出放大器使能信号PSEN、以及数据输出DO1各自的电压波形。另外，以下的说明中，设存储单元211的记忆信息为“0”。
半导体记忆装置300中，在读出记忆信息的情况下，预先在复位伪单元221～223中设置规定的信息，调整存在于伪读出线DRD中的负荷电容。
这样，在第1读出周期开始之前，一旦为读出作准备，将伪预充电信号DPC设为L电平，读出线RD1的电位就被预充电晶体管151预充电为电源电位。另外，伪读出线DRD的电位，被伪预充电晶体管160预充电为电源电位。
例如，一旦对存储单元211进行读出的期间(图8中所示的第1读出期间)开始，伪预充电信号DPC变为H电平之后，由于伪读出线DRD的电位被预充电到电源电位，因此AND电路380的输出(预充电读出放大器使能信号PSEN)变为H电平。通过这样，解除读出线RD的预充电。
另外，通过地址信号将所选择的读出字线RWL1与伪读出字线DRWL同时激活。
一旦读出字线RWL1被激活，由于存储单元211的记忆信息为“0”，因此预先由预充电晶体管151所预充电的读出线RD1的电荷被放电。另外，一旦伪读出字线DRWL被激活，预先由伪预充电晶体管160所预充电的伪读出线DRD的电荷也被放电。
一旦伪读出线DRD的电荷被放电，预充电读出放大器使能信号PSEN就变为L电平，开始读出线RD的预充电。另外，输出电路171的三态反相器171a变为非激活状态，保持L电平作为数据输出DO1。
进而，在继续读出信息的情况下，输出了数据输出DO1之后，经过一定的期间，读出字线RWL1、伪读出字线DRWL、以及伪预充电信号PC变为L电平，进行对下一个周期(第2读出期间)的读出准备。
如上所述，本实施方式即使在晶体管能力极为容易偏差的温度条件或电压条件下，也能够在适于各个条件的时序读出信息。
并且，由于以伪读出线DRD进行放电的时序作为触发，开始预充电，因此能够以最低限度的必要预充电解除时间来输出数据。也即，本实施方式中，能够提早预充电开始时间。
因此，本实施方式中，与实施方式1或2的半导体记忆装置相比，能够抑制预充电晶体管151、152的尺寸。其结果是，与读出线RD相连接的预充电晶体管151、152的扩散电容变得较少，能够提早放电时间，从而能够实现速度的提高。
另外，在伪读出线DRD的放电比读出线RD快的情况下，考虑到如果通过伪读出线DRD的放电来开始预充电，读出就会失败。与此相对，与上述实施方式1、2相同，在偏差幅度较大的低电压或高温的条件下，通过增加记忆信息为“0”的存储单元211的数目，延迟伪读出线DRD的预充电时间，能够进行稳定的读出动作。
《发明的实施方式4》
对给实施方式3的半导体记忆装置，进一步添加了用来控制让读出字线RWL1～RWLn不激活的时序的构成的例子进行说明。
图9为表示本发明的实施方式4的相关半导体记忆装置400之构成的方框图。半导体记忆装置400如图9所示，相对半导体记忆装置300，进一步添加了AND电路491～494以及反相器495～496。
AND电路491～493，其一方的输入端子分别与读出字线(RWL1～RWLn)相连接。另外，AND电路491～493的另一方的输入端子经反相器495、496与伪读出线DRD相连接。这样，AND电路491～493的输出，作为对复位伪单元221…的读出字线(脉冲读出字线PRWL1～PRWLn)连接起来。
AND电路494，一方的输入端子与伪读出字线DRWL相连接，另一方输入端子经反相器495、496与伪读出线DRD相连接。AND电路494的输出，作为对栅极复制单元141～142以及参考单元130的伪读出字线DRWL(脉冲伪读出字线PDRWL)相连接。
反相器495、496对伪读出线DRD的信号进行波形整形，并作为控制信号PLS输出。
如上所构成的半导体记忆装置400中也一样，在读出记忆信息的情况下，预先在复位伪单元221～223中设置规定的信息，调整存在于伪读出线DRD中的负荷电容。另外，将读出线RD1与伪读出线DRD的电位预充电成电源电位。
之后，例如在为了读出存储单元211中所记忆的信息，而开始读出周期时，便如图10(第1读出周期)所示，读出字线RWL1与伪读出字线DRWL均被设为H电平，进而将伪预充电信号DPC也设为H电平。
通过这样，预充电读出放大器使能信号PSEN变为H电平，存储单元211的记忆信息由输出电路171保持并输出。同时解除预充电，开始伪读出线DRD的放电。一旦伪读出线DRD放电，电位迁移到L电平，预充电读出放大器使能信号PSEN就变为L电平，激活预充电晶体管151。
另外，伪读出线DRD的放电开始之后，控制信号PLS变为L电平。其结果是，作为读出字线RWL1与控制信号PLS的逻辑与的脉冲读出字线PRWL1变为L电平(也即以伪读出线DRD的预充电的开始作为触发，将脉冲读出字线PRWL1设不激活状态)。
如上所述，通过本实施方式，能够大幅减小预充电晶体管151、152与脉冲读出字线(PRWL1～PRWL)同时被激活的可能性。因此，能够抑制贯通电流的产生，削减功率，另外还能够削减用来抑制贯通电流的设计工序。
另外，上述各个实施方式中所说明过的各个信号的电平及其意思仅仅是示例，并不被上述例子所限定。
本发明的相关半导体记忆装置，即使在因低电压化或温度变化等的影响，而导致半导体记忆装置的晶体管的性能偏差，也能够进行稳定的动作，能够用作将位线预充电成规定电位，读出数据的半导体记忆装置。

Claims (15)

1.一种半导体记忆装置，具有：
存储单元阵列，由存储单元排列成矩阵状而构成；
读出字线，其以上述存储单元阵列中的行单位与上述存储单元相连接，对上述存储单元传输用于读出的读出控制信号；
读出线，其以上述存储单元阵列中的列单位与上述存储单元相连接，传输存储单元所输出的信息；
伪单元阵列，由记忆所赋予的信息的多个伪存储单元排列构成；
伪读出线，其将上述多个伪存储单元共同连接；
伪读出线预充电电路，其对上述伪读出线预充电荷；以及
放电电路，其对由上述伪读出线预充电电路所预充电的上述伪读出线的电荷进行放电，
上述伪存储单元构成为，按照所记忆的信息，改变上述伪读出线的负荷电容，
自上述存储单元的信息读出，按照上述放电电路的放电所引起的上述伪读出线的电位变化而被控制。
2.如权利要求1所述的半导体记忆装置，其特征在于：
上述存储单元具有：
存储单元用信息记忆部，其由输入端子与输出端子互相交叉接合起来的两个反相电路构成；
存储单元用第1晶体管，其栅极端子与上述读出字线相连接，漏极端子与上述读出线相连接；以及
存储单元用第2晶体管，其栅极端子与上述两个反相电路之间的接点相连接，漏极端子与上述存储单元用第1晶体管的源极端子相连接，源极端子与第1电源相连接，
上述伪存储单元具有：
伪存储单元用信息记忆部，其由输入端子与输出端子互相交叉接合起来的两个反相电路构成；
伪存储单元用第1晶体管，其栅极端子与接地电位相连接，源极端子与第2电源相连接；以及
伪存储单元用第2晶体管，其漏极端子与上述伪读出线相连接，源极端子与上述伪存储单元用第1晶体管的漏极端子相连接，栅极端子与伪存储单元用信息记忆部中的上述两个反相电路之间的接点相连接。
3.如权利要求2所述的半导体记忆装置，其特征在于：
上述放电电路具有：
放电用第1晶体管，其源极端子与接地电位相连接，栅极端子与第3电源相连接；以及
放电用第2晶体管，其漏极端子与上述伪读出线相连接，源极端子与上述放电用第1晶体管的漏极端子相连接，
上述放电电路构成为，通过激活上述放电用第2晶体管的栅极端子，进行上述放电。
4.如权利要求2所述的半导体记忆装置，其特征在于：
上述存储单元用第1晶体管、存储单元用第2晶体管、伪存储单元用第1晶体管以及伪存储单元用第2晶体管是相同形状的晶体管。
5.如权利要求3所述的半导体记忆装置，其特征在于：
上述第3电源其电源电位比上述第1电源高。
6.如权利要求3所述的半导体记忆装置，其特征在于：
上述存储单元用第1晶体管、存储单元用第2晶体管、放电用第1晶体管以及放电用第2晶体管是相同形状的晶体管。
7.如权利要求2所述的半导体记忆装置，其特征在于：
上述伪存储单元进一步具有：
信息设置用第1晶体管，其漏极端子与上述两个反相电路的一方交叉结合的接点相连接，源极端子与接地电位相连接；以及
信息设置用第2晶体管，其漏极端子与上述两个反相电路的另一方交叉结合的接点相连接，源极端子与接地电位相连接，
上述伪存储单元构成为，通过对上述信息设置用第1晶体管以及信息设置用第2晶体管的栅极端子的电位进行控制来保存信息。
8.如权利要求1所述的半导体记忆装置，其特征在于，进一步具有：
写入字线，其以上述存储单元阵列中的行单位与上述存储单元相连接，传输对上述存储单元的用于写入的写入控制信号；
伪写入线，其将上述多个伪存储单元共同连接，传输写入上述伪存储单元的信息，
上述伪存储单元构成为，与上述写入字线相连接，另一方面，按照经上述写入字线所输入的控制信号，保存经伪写入线输入的信息。
9.如权利要求1所述的半导体记忆装置，其特征在于，
进一步具有输出电路，该输出电路按照上述放电电路的放电所引起的上述伪读出线的电位变化，输出被输出到上述读出线的信息。
10.如权利要求1所述的半导体记忆装置，其特征在于，
进一步具有读出线预充电电路，该读出线预充电电路按照上述放电电路的放电所引起的上述伪读出线的电位变化，对上述读出线预充电荷。
11.如权利要求1所述的半导体记忆装置，其特征在于：
构成为，按照上述放电电路的放电所引起的上述伪读出线的电位变化，切断上述读出控制信号，不激活上述读出字线。
12.如权利要求1所述的半导体记忆装置，其特征在于：
上述伪存储单元构成为，按照半导体记忆装置的温度，变更所保存的信息。
13.如权利要求1所述的半导体记忆装置，其特征在于：
上述伪存储单元构成为，按照供给半导体记忆装置的电源电压，变更所保存的信息。
14.如权利要求1所述的半导体记忆装置，其特征在于：
进一步具有读出线预充电电路，该读出线预充电电路在从上述存储单元读出信息之前，对上述读出线预充电荷，
上述读出线预充电电路与上述伪读出线预充电电路，分别经晶体管，对上述读出线和上述伪读出线预充电荷，
上述伪读出线预充电电路的上述晶体管，其尺寸比上述读出线预充电电路的上述晶体管大。
15.如权利要求1所述的半导体记忆装置，其特征在于：
进一步具有读出线预充电电路，该读出线预充电电路在从上述存储单元读出信息之前，对上述读出线预充电荷，
上述读出线预充电电路和上述伪读出线预充电电路，分别经晶体管，对上述读出线与上述伪读出线预充电荷，
上述伪读出线预充电电路的上述晶体管，其阈值电压比上述读出线预充电电路的上述晶体管低。
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