JP3117893B2 - 書込待ち時間制御機能を有する同期式メモリ装置 - Google Patents
書込待ち時間制御機能を有する同期式メモリ装置Info
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- JP3117893B2 JP3117893B2 JP07044668A JP4466895A JP3117893B2 JP 3117893 B2 JP3117893 B2 JP 3117893B2 JP 07044668 A JP07044668 A JP 07044668A JP 4466895 A JP4466895 A JP 4466895A JP 3117893 B2 JP3117893 B2 JP 3117893B2
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- write
- column address
- memory device
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Description
【０００１】
【産業上の利用分野】本発明は同期式のメモリ装置に関
するもので、特に、同期式 (synchronous ）メモリ装置
における書込待ち時間（write latency）の制御機構に
関する。
するもので、特に、同期式 (synchronous ）メモリ装置
における書込待ち時間（write latency）の制御機構に
関する。
【０００２】
【従来の技術】外部から与えられるシステムクロックの
周波数に同期して動作する同期式のメモリ装置、例えば
ビデオＲＡＭに代表される同期式ＤＲＡＭは、標準のＤ
ＲＡＭとは異なり、装置内部で列アドレスを発生させる
ことができる。この相違点について簡単に述べておく
と、標準のＤＲＡＭでは１データの読出又は書込に対し
１つの列アドレスを外部から提供するので、ｎ個のデー
タ読出又は書込にｎ個の列アドレスが必要となる。この
場合、列アドレスが連続的に提供されるときも同様であ
る（ファストページモード、スタティックカラムモード
等）。一方、同期式ＤＲＡＭでは、連続的なｎ個のデー
タの読出又は書込に対して、最初の列アドレスのみ提供
すると次の連続する列アドレスは内部的に発生され、こ
れらを使用して読出又は書込を行えるので、すべての列
アドレスを外部から提供する必要はない。この内部列ア
ドレス発生には列アドレスカウンタと呼ばれるカウンタ
が使用される。
周波数に同期して動作する同期式のメモリ装置、例えば
ビデオＲＡＭに代表される同期式ＤＲＡＭは、標準のＤ
ＲＡＭとは異なり、装置内部で列アドレスを発生させる
ことができる。この相違点について簡単に述べておく
と、標準のＤＲＡＭでは１データの読出又は書込に対し
１つの列アドレスを外部から提供するので、ｎ個のデー
タ読出又は書込にｎ個の列アドレスが必要となる。この
場合、列アドレスが連続的に提供されるときも同様であ
る（ファストページモード、スタティックカラムモード
等）。一方、同期式ＤＲＡＭでは、連続的なｎ個のデー
タの読出又は書込に対して、最初の列アドレスのみ提供
すると次の連続する列アドレスは内部的に発生され、こ
れらを使用して読出又は書込を行えるので、すべての列
アドレスを外部から提供する必要はない。この内部列ア
ドレス発生には列アドレスカウンタと呼ばれるカウンタ
が使用される。
【０００３】外部から最初の列アドレスを与えた後の読
出又は書込可能なデータ個数ｎをバースト長（burst le
ngth）あるいはラップサイズ（wrap size）と呼ぶ（本
明細書ではバースト長とする）。このバースト長は設計
時に設定されるような固定値ではなく、ＭＲＳ（Mode R
eset Signal）レジスタセットのタイミングで受け取っ
たアドレス値に従って決定され、その値は次のＭＲＳが
セットされるまで内部記憶レジスタに記憶される。すな
わち、同期式ＤＲＡＭでは、メモリセルのデータ記憶に
加えて、内部回路制御のためのデータも記憶することに
なる。
出又は書込可能なデータ個数ｎをバースト長（burst le
ngth）あるいはラップサイズ（wrap size）と呼ぶ（本
明細書ではバースト長とする）。このバースト長は設計
時に設定されるような固定値ではなく、ＭＲＳ（Mode R
eset Signal）レジスタセットのタイミングで受け取っ
たアドレス値に従って決定され、その値は次のＭＲＳが
セットされるまで内部記憶レジスタに記憶される。すな
わち、同期式ＤＲＡＭでは、メモリセルのデータ記憶に
加えて、内部回路制御のためのデータも記憶することに
なる。
【０００４】このようにバースト長がＭＲＳでプログラ
ムされた後、それに応じた個数のデータを読出す場合に
は、データ読出動作を停止すべき時点を内部的に検出す
る必要がある。これは、クロックを計数し、ＭＲＳでプ
ログラムされ記憶レジスタに記憶された値と比較するこ
とで可能になる。このときのクロック計数を行うカウン
タをバースト端（end ）カウンタと呼ぶ。
ムされた後、それに応じた個数のデータを読出す場合に
は、データ読出動作を停止すべき時点を内部的に検出す
る必要がある。これは、クロックを計数し、ＭＲＳでプ
ログラムされ記憶レジスタに記憶された値と比較するこ
とで可能になる。このときのクロック計数を行うカウン
タをバースト端（end ）カウンタと呼ぶ。
【０００５】また、同期式ＤＲＡＭでは、標準のＤＲＡ
Ｍと違い、バーＣＡＳ活性化の時点と列アドレス入力の
時点とが常に一致する（同一クロック）。そして、最初
の列アドレスを受け取った後、システムクロックの何番
目のクロックでデータの読出又は書込を行うかが待ち時
間（latency ）として決められ、これはクロック単位で
計数される。この待ち時間について、データ読出の場合
は読出待ち時間（バーＣＡＳ待ち時間）とし、データ書
込の場合は書込待ち時間とする。通常、読出待ち時間は
バースト長と同じくＭＲＳにより決定され、書込待ち時
間は固定値とされるようになっている。
Ｍと違い、バーＣＡＳ活性化の時点と列アドレス入力の
時点とが常に一致する（同一クロック）。そして、最初
の列アドレスを受け取った後、システムクロックの何番
目のクロックでデータの読出又は書込を行うかが待ち時
間（latency ）として決められ、これはクロック単位で
計数される。この待ち時間について、データ読出の場合
は読出待ち時間（バーＣＡＳ待ち時間）とし、データ書
込の場合は書込待ち時間とする。通常、読出待ち時間は
バースト長と同じくＭＲＳにより決定され、書込待ち時
間は固定値とされるようになっている。
【０００６】
【発明が解決しようとする課題】このように、同期式Ｄ
ＲＡＭに代表される同期式メモリ装置では、書込データ
を受け取る書込開始の時点、すなわち書込待ち時間につ
いてのクロック計数値は固定値とされ、これに基づいて
設計されている。しかしながら、システムに同期式メモ
リ装置を組み込む際、顧客側で用意されるシステムは書
込待ち時間について多様化しており、今のような固定式
の書込待ち時間をもつ同期式メモリ装置では、それぞれ
の要求に応じて設計したメモリ装置を提供していかなけ
ればならず、対応に苦慮している。つまり、顧客に応じ
て回路構成が大きく異なることになり、コスト的にも不
利であるのが現状である。
ＲＡＭに代表される同期式メモリ装置では、書込データ
を受け取る書込開始の時点、すなわち書込待ち時間につ
いてのクロック計数値は固定値とされ、これに基づいて
設計されている。しかしながら、システムに同期式メモ
リ装置を組み込む際、顧客側で用意されるシステムは書
込待ち時間について多様化しており、今のような固定式
の書込待ち時間をもつ同期式メモリ装置では、それぞれ
の要求に応じて設計したメモリ装置を提供していかなけ
ればならず、対応に苦慮している。つまり、顧客に応じ
て回路構成が大きく異なることになり、コスト的にも不
利であるのが現状である。
【０００７】したがって本発明では、書込待ち時間を必
要に応じて制御できるような書込待ち時間制御機能を有
した同期式メモリ装置の提供を目的とする。
要に応じて制御できるような書込待ち時間制御機能を有
した同期式メモリ装置の提供を目的とする。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明では、印加されるシステムクロックに同
期してデータ処理を行うようになった同期式メモリ装置
の書込待ち時間制御方法として、論理値を任意に変更可
能な書込待ち時間信号を発生し、この書込待ち時間信号
に応じて、列アドレス信号を発生する列アドレスカウン
タ、データのバースト長を計数するバースト長カウン
タ、及び内部データバスへの書込データ伝送を制御する
データ伝送スイッチ回路に対し、システムクロックに基
づく論理状態保留時間を設定することを特徴とした書込
待ち時間制御方法を提供する。
るために本発明では、印加されるシステムクロックに同
期してデータ処理を行うようになった同期式メモリ装置
の書込待ち時間制御方法として、論理値を任意に変更可
能な書込待ち時間信号を発生し、この書込待ち時間信号
に応じて、列アドレス信号を発生する列アドレスカウン
タ、データのバースト長を計数するバースト長カウン
タ、及び内部データバスへの書込データ伝送を制御する
データ伝送スイッチ回路に対し、システムクロックに基
づく論理状態保留時間を設定することを特徴とした書込
待ち時間制御方法を提供する。
【０００９】そして、書込待ち時間制御を可能とした同
期式メモリ装置として、列アドレスカウンタとバースト
長カウンタとデータ伝送スイッチ回路とを有し、外部か
ら提供されるシステムクロックに同期してデータを処理
する同期式メモリ装置について、所定の書込待ち時間値
を設定してこれに相応する保留時間の間、前記列アドレ
スカウンタ、前記バースト長カウンタ、及び前記データ
伝送スイッチ回路の内部動作を保留させる手段を備えた
同期式メモリ装置とすることを特徴とする。あるいは、
書込待ち時間を制御するための書込待ち時間信号を発生
する手段と、外部から提供される列関連制御信号に応答
して発生される複数の活性情報信号から１つの活性情報
拡張信号を発生する手段と、前記書込待ち時間信号に応
じると共に前記活性情報拡張信号が活性状態にある保留
時間の間、前記列アドレスカウンタ、前記バースト長カ
ウンタ、及び前記データ伝送スイッチ回路の内部動作を
保留させる手段と、を備えた同期式メモリ装置とするこ
とを特徴とする。
期式メモリ装置として、列アドレスカウンタとバースト
長カウンタとデータ伝送スイッチ回路とを有し、外部か
ら提供されるシステムクロックに同期してデータを処理
する同期式メモリ装置について、所定の書込待ち時間値
を設定してこれに相応する保留時間の間、前記列アドレ
スカウンタ、前記バースト長カウンタ、及び前記データ
伝送スイッチ回路の内部動作を保留させる手段を備えた
同期式メモリ装置とすることを特徴とする。あるいは、
書込待ち時間を制御するための書込待ち時間信号を発生
する手段と、外部から提供される列関連制御信号に応答
して発生される複数の活性情報信号から１つの活性情報
拡張信号を発生する手段と、前記書込待ち時間信号に応
じると共に前記活性情報拡張信号が活性状態にある保留
時間の間、前記列アドレスカウンタ、前記バースト長カ
ウンタ、及び前記データ伝送スイッチ回路の内部動作を
保留させる手段と、を備えた同期式メモリ装置とするこ
とを特徴とする。
【００１０】
【実施例】以下、本発明の好適な実施例を添付の図面を
参照して詳細に説明する。この実施例では、同期式ＤＲ
ＡＭを代表例として説明する。
参照して詳細に説明する。この実施例では、同期式ＤＲ
ＡＭを代表例として説明する。
【００１１】図１には、書込待ち時間制御に関して備え
られる構成要素を示す。書込待ち時間信号発生回路１０
は、書込待ち時間を決定する書込待ち時間信号φＷＬ１
を発生する。この書込待ち時間信号φＷＬ１はその論理
値により書込待ち時間値“０”及び“１”を設定できる
信号である。その発生方式については図２を用いて後述
する。列アドレスカウンタ３０は、システムクロックＣ
ＬＫ、バーＣＡＳ活性情報信号φＣ（書込待ち時間値が
“ｎ”の場合にはバーＣＡＳ活性情報信号φＣの代わり
にバーＣＡＳ活性情報拡張信号φＣＮが供給される）、
バーＷＥ活性情報信号φＷＲ、列アドレスＣＡ０、列ア
ドレスリセット信号φＣＡＲＣ、ビットセット信号ＢＩ
ＴＳＥＴ、及び書込待ち時間信号φＷＬ１を入力とし、
列アドレスＣＡ０から計数した複数の列アドレス信号Ｃ
Ａｉを列アドレスバッファ（図示略）に送る。バースト
長カウンタ５０は、システムクロックＣＬＫ、バーＣＡ
Ｓ活性情報信号φＣ（書込待ち時間値が“ｎ”の場合に
はバーＣＡＳ活性情報拡張信号φＣＮが供給される）、
バーＷＥ活性情報信号φＷＲ、ビットセット信号ＢＩＴ
ＳＥＴ、及び書込待ち時間信号φＷＬ１を入力とし、バ
ースト長計数信号ＣＮＴｉ（ｉは０〜ｍ）をバースト長
検出回路７０に印加する。バースト長検出回路７０は、
バースト長カウンタ５０からのバースト長計数信号ＣＮ
Ｔｉと既に設定されたバースト長信号とを比較してバー
スト長感知信号ＣＯＳＩを発生し、これにより列アドレ
スカウンタ３０内の列アドレスリセット信号φＣＡＲＣ
の入力を制御して列アドレスの計数動作を制御する。デ
ータ伝送スイッチ回路９０は、システムクロックＣＬ
Ｋ、バーＣＡＳ活性情報信号φＣ（書込待ち時間値が
“ｎ”の場合にはバーＣＡＳ活性情報拡張信号φＣＮが
供給される）、バーＷＥ活性情報信号φＷＲ、及び書込
待ち時間信号φＷＬ１を入力とし、データ伝送ゲートＴ
Ｇ０〜ＴＧｍを制御するデータ伝送スイッチ信号ＷＤＴ
Ｐ０〜ＷＤＴＰｍを発生する。
られる構成要素を示す。書込待ち時間信号発生回路１０
は、書込待ち時間を決定する書込待ち時間信号φＷＬ１
を発生する。この書込待ち時間信号φＷＬ１はその論理
値により書込待ち時間値“０”及び“１”を設定できる
信号である。その発生方式については図２を用いて後述
する。列アドレスカウンタ３０は、システムクロックＣ
ＬＫ、バーＣＡＳ活性情報信号φＣ（書込待ち時間値が
“ｎ”の場合にはバーＣＡＳ活性情報信号φＣの代わり
にバーＣＡＳ活性情報拡張信号φＣＮが供給される）、
バーＷＥ活性情報信号φＷＲ、列アドレスＣＡ０、列ア
ドレスリセット信号φＣＡＲＣ、ビットセット信号ＢＩ
ＴＳＥＴ、及び書込待ち時間信号φＷＬ１を入力とし、
列アドレスＣＡ０から計数した複数の列アドレス信号Ｃ
Ａｉを列アドレスバッファ（図示略）に送る。バースト
長カウンタ５０は、システムクロックＣＬＫ、バーＣＡ
Ｓ活性情報信号φＣ（書込待ち時間値が“ｎ”の場合に
はバーＣＡＳ活性情報拡張信号φＣＮが供給される）、
バーＷＥ活性情報信号φＷＲ、ビットセット信号ＢＩＴ
ＳＥＴ、及び書込待ち時間信号φＷＬ１を入力とし、バ
ースト長計数信号ＣＮＴｉ（ｉは０〜ｍ）をバースト長
検出回路７０に印加する。バースト長検出回路７０は、
バースト長カウンタ５０からのバースト長計数信号ＣＮ
Ｔｉと既に設定されたバースト長信号とを比較してバー
スト長感知信号ＣＯＳＩを発生し、これにより列アドレ
スカウンタ３０内の列アドレスリセット信号φＣＡＲＣ
の入力を制御して列アドレスの計数動作を制御する。デ
ータ伝送スイッチ回路９０は、システムクロックＣＬ
Ｋ、バーＣＡＳ活性情報信号φＣ（書込待ち時間値が
“ｎ”の場合にはバーＣＡＳ活性情報拡張信号φＣＮが
供給される）、バーＷＥ活性情報信号φＷＲ、及び書込
待ち時間信号φＷＬ１を入力とし、データ伝送ゲートＴ
Ｇ０〜ＴＧｍを制御するデータ伝送スイッチ信号ＷＤＴ
Ｐ０〜ＷＤＴＰｍを発生する。
【００１２】システムクロックＣＬＫはメモリ装置外部
のマイクロプロセッサ等から提供され、一定の周波数、
例えば１００ＭＨｚ、６６ＭＨｚ、３３ＭＨｚの周波数
を有する信号であり、メモリ装置の各種動作タイミング
を設定する基準として使用される。バーＣＡＳ活性情報
信号φＣは、メモリ装置外部からの列アドレスストロー
ブ信号バーＣＡＳを受けるバーＣＡＳバッファ（図示
略）から発生される信号で、列アドレスストローブ信号
バーＣＡＳの論理“ロウ”活性化に応答して活性化さ
れ、１サイクル（システムクロックの１周期）の間は論
理“ハイ”に維持される。また、バーＣＡＳ活性情報拡
張信号φＣＮは、設定された書込待ち時間値に相応する
システムクロックＣＬＫのクロック数だけバーＣＡＳ活
性情報信号φＣを遅延させて発生される信号である。こ
の発生過程に関しては図３を用いて後述する。
のマイクロプロセッサ等から提供され、一定の周波数、
例えば１００ＭＨｚ、６６ＭＨｚ、３３ＭＨｚの周波数
を有する信号であり、メモリ装置の各種動作タイミング
を設定する基準として使用される。バーＣＡＳ活性情報
信号φＣは、メモリ装置外部からの列アドレスストロー
ブ信号バーＣＡＳを受けるバーＣＡＳバッファ（図示
略）から発生される信号で、列アドレスストローブ信号
バーＣＡＳの論理“ロウ”活性化に応答して活性化さ
れ、１サイクル（システムクロックの１周期）の間は論
理“ハイ”に維持される。また、バーＣＡＳ活性情報拡
張信号φＣＮは、設定された書込待ち時間値に相応する
システムクロックＣＬＫのクロック数だけバーＣＡＳ活
性情報信号φＣを遅延させて発生される信号である。こ
の発生過程に関しては図３を用いて後述する。
【００１３】バーＷＥ活性情報信号φＷＲは、メモリ装
置外部からの書込エネーブル信号バーＷＥを受けるバー
ＷＥバッファ（図示略）から発生される信号で、書込エ
ネーブル信号バーＷＥの論理“ロウ”活性化に応答して
活性化され、最初の列アドレスが入力される時点でのみ
論理“ロウ”となり、残りの書込サイクル内で論理“ハ
イ”に維持される。列アドレスリセット信号φＣＡＲＣ
は、ビットセット信号ＢＩＴＳＥＴと共に上述のバーＣ
ＡＳバッファから発生されるバーＣＡＳ活性情報信号φ
Ｃに応答して活性化される信号で、書込サイクル中には
論理“ハイ”を維持する。ビットセット信号ＢＩＴＳＥ
Ｔは、列アドレスカウンタ３０及びバースト長カウンタ
５０を制御するために、バーＣＡＳ活性情報信号φＣに
応答して最初の列アドレスが入力される時点でのみ論理
“ハイ”に活性化されるパルス信号である。
置外部からの書込エネーブル信号バーＷＥを受けるバー
ＷＥバッファ（図示略）から発生される信号で、書込エ
ネーブル信号バーＷＥの論理“ロウ”活性化に応答して
活性化され、最初の列アドレスが入力される時点でのみ
論理“ロウ”となり、残りの書込サイクル内で論理“ハ
イ”に維持される。列アドレスリセット信号φＣＡＲＣ
は、ビットセット信号ＢＩＴＳＥＴと共に上述のバーＣ
ＡＳバッファから発生されるバーＣＡＳ活性情報信号φ
Ｃに応答して活性化される信号で、書込サイクル中には
論理“ハイ”を維持する。ビットセット信号ＢＩＴＳＥ
Ｔは、列アドレスカウンタ３０及びバースト長カウンタ
５０を制御するために、バーＣＡＳ活性情報信号φＣに
応答して最初の列アドレスが入力される時点でのみ論理
“ハイ”に活性化されるパルス信号である。
【００１４】以上の各信号の具体的な性質と用途に関し
ては後述の説明から理解されるであろう。
ては後述の説明から理解されるであろう。
【００１５】図２Ａ〜図２Ｃに図１の書込待ち時間信号
発生回路１０の回路例をそれぞれ示す。この回路により
書込待ち時間値“０”あるいは“１”を設定できる。
発生回路１０の回路例をそれぞれ示す。この回路により
書込待ち時間値“０”あるいは“１”を設定できる。
【００１６】図２Ａに示す書込待ち時間信号発生回路１
０ａは、接地電圧ピン２とパッド６との間を接続するボ
ンディングワイヤ４を利用する例で、ボンディングワイ
ヤ４の接続／非接続の選択はワイヤボンディング工程で
実施可能である。この例の場合、ボンディングワイヤ４
を介して接地電圧ピン２とパッド６を接続すると、論理
“ロウ”の信号がインバータチェーン１４に印加され、
それにより論理“ハイ”の書込待ち時間信号φＷＬ１が
発生する。すなわち、書込待ち時間値は“１”で、書込
エネーブル信号バーＷＥの入力後、システムクロックＣ
ＬＫの１クロック計数後に書込データがデータ入力バッ
ファ（data input buffer）から内部データバス（inte
rnal data bus）へ伝送される。一方、接地電圧ピン２
とパッド６を接続しなければ、ゲート接地のＰＭＯＳト
ランジスタ８を通じて電源電圧Ｖｃｃによりノード１２
が論理“ハイ”になるので、書込待ち時間信号φＷＬ１
は論理“ロウ”で発生される。すなわち、書込待ち時間
値は“０”で、書込待ち時間が設定されないことを意味
する。
０ａは、接地電圧ピン２とパッド６との間を接続するボ
ンディングワイヤ４を利用する例で、ボンディングワイ
ヤ４の接続／非接続の選択はワイヤボンディング工程で
実施可能である。この例の場合、ボンディングワイヤ４
を介して接地電圧ピン２とパッド６を接続すると、論理
“ロウ”の信号がインバータチェーン１４に印加され、
それにより論理“ハイ”の書込待ち時間信号φＷＬ１が
発生する。すなわち、書込待ち時間値は“１”で、書込
エネーブル信号バーＷＥの入力後、システムクロックＣ
ＬＫの１クロック計数後に書込データがデータ入力バッ
ファ（data input buffer）から内部データバス（inte
rnal data bus）へ伝送される。一方、接地電圧ピン２
とパッド６を接続しなければ、ゲート接地のＰＭＯＳト
ランジスタ８を通じて電源電圧Ｖｃｃによりノード１２
が論理“ハイ”になるので、書込待ち時間信号φＷＬ１
は論理“ロウ”で発生される。すなわち、書込待ち時間
値は“０”で、書込待ち時間が設定されないことを意味
する。
【００１７】図２Ｂに示す書込待ち時間信号発生回路１
０ｂは、ヒューズ３を利用する例で、ヒューズ３の切断
／非切断の選択は冗長テストの段階で実施可能である。
この例の場合、ヒューズ３を切断しなければ、抵抗Ｒ１
が設けてあるので電源電圧Ｖｃｃによりインバータチェ
ーン１４を通じて書込待ち時間信号φＷＬ１は論理“ロ
ウ”で発生し、書込待ち時間値は“０”となる。一方、
ヒューズ３を切断すれば書込待ち時間信号φＷＬ１は論
理“ハイ”で発生し、書込待ち時間値は“１”となる。
０ｂは、ヒューズ３を利用する例で、ヒューズ３の切断
／非切断の選択は冗長テストの段階で実施可能である。
この例の場合、ヒューズ３を切断しなければ、抵抗Ｒ１
が設けてあるので電源電圧Ｖｃｃによりインバータチェ
ーン１４を通じて書込待ち時間信号φＷＬ１は論理“ロ
ウ”で発生し、書込待ち時間値は“０”となる。一方、
ヒューズ３を切断すれば書込待ち時間信号φＷＬ１は論
理“ハイ”で発生し、書込待ち時間値は“１”となる。
【００１８】図２Ｃに示す書込待ち時間信号発生回路１
０ｃは、動作モードに関連する信号としてＷＣＢＲ（wr
ite CAS before RAS）クロックφＷＣＢＲによる制御の
下で、所定の列アドレス信号ＣＡｉの論理状態に応答し
て書込待ち時間信号φＷＬ１を発生するプログラム方式
を利用した例である。ＷＣＢＲクロックφＷＣＢＲが論
理“ハイ”となるときに、ＰＭＯＳトランジスタ１１及
びＮＭＯＳトランジスタ１５で構成されるインバータが
動作可能とされている。このインバータ１１、１５の入
力は列アドレス信号ＣＡｉで、その出力はラッチ回路１
９に印加される。ラッチ１９の出力はインバータ２１を
通じて後述の各ＮＡＮＤゲートに供給される。したがっ
て、列アドレス信号ＣＡｉが論理“ロウ”であれば書込
待ち時間信号φＷＬ１は論理“ロウ”で発生し、書込待
ち時間値は“０”、列アドレス信号ＣＡｉが論理“ハ
イ”であれば書込待ち時間信号φＷＬ１は論理“ハイ”
で発生し、書込待ち時間値は“１”となる。
０ｃは、動作モードに関連する信号としてＷＣＢＲ（wr
ite CAS before RAS）クロックφＷＣＢＲによる制御の
下で、所定の列アドレス信号ＣＡｉの論理状態に応答し
て書込待ち時間信号φＷＬ１を発生するプログラム方式
を利用した例である。ＷＣＢＲクロックφＷＣＢＲが論
理“ハイ”となるときに、ＰＭＯＳトランジスタ１１及
びＮＭＯＳトランジスタ１５で構成されるインバータが
動作可能とされている。このインバータ１１、１５の入
力は列アドレス信号ＣＡｉで、その出力はラッチ回路１
９に印加される。ラッチ１９の出力はインバータ２１を
通じて後述の各ＮＡＮＤゲートに供給される。したがっ
て、列アドレス信号ＣＡｉが論理“ロウ”であれば書込
待ち時間信号φＷＬ１は論理“ロウ”で発生し、書込待
ち時間値は“０”、列アドレス信号ＣＡｉが論理“ハ
イ”であれば書込待ち時間信号φＷＬ１は論理“ハイ”
で発生し、書込待ち時間値は“１”となる。
【００１９】“２”以上の書込待ち時間値、すなわち書
込待ち時間値を“ｎ”に設定するためには、図３に示す
ようなバーＣＡＳ活性情報拡張信号φＣＮを発生する回
路が必要である。すなわちまず、ｎ個のバーＣＡＳ活性
情報信号φＣ０〜φＣｎ−１を発生するために、ラッチ
Ｌ１０、Ｌ１１、……、Ｌ１２、Ｌ１３とその間の転送
ゲートＧ１０、Ｇ１１、…、Ｇ１２、Ｇ１３、Ｇ１４か
らなるシフトレジスタにバーＣＡＳ活性情報信号φＣを
供給する。転送ゲートＧ１０〜Ｇ１４はＣＭＯＳ形でシ
ステムクロックＣＬＫとその反転クロックにより制御さ
れ、ＰＭＯＳゲートがシステムクロックＣＬＫ、ＮＭＯ
Ｓゲートが反転クロックにより制御される転送ゲートＧ
１０、……、Ｇ１３の各後段の転送ゲートＧ１１、…
…、Ｇ１２、Ｇ１４はＮＭＯＳゲートがシステムクロッ
クＣＬＫ、ＰＭＯＳゲートが反転クロックにより制御さ
れる。つまり、隣接した転送ゲートは互いに相補的に動
作する。そして、２つ目の転送ゲートＧ１１から順に１
つ置きの転送ゲートでバーＣＡＳ活性情報信号φＣ１、
φＣ２、……が出力されていく。この場合、当該シフト
レジスタの最初の入力となるバーＣＡＳ活性情報信号φ
ＣがφＣ０である。
込待ち時間値を“ｎ”に設定するためには、図３に示す
ようなバーＣＡＳ活性情報拡張信号φＣＮを発生する回
路が必要である。すなわちまず、ｎ個のバーＣＡＳ活性
情報信号φＣ０〜φＣｎ−１を発生するために、ラッチ
Ｌ１０、Ｌ１１、……、Ｌ１２、Ｌ１３とその間の転送
ゲートＧ１０、Ｇ１１、…、Ｇ１２、Ｇ１３、Ｇ１４か
らなるシフトレジスタにバーＣＡＳ活性情報信号φＣを
供給する。転送ゲートＧ１０〜Ｇ１４はＣＭＯＳ形でシ
ステムクロックＣＬＫとその反転クロックにより制御さ
れ、ＰＭＯＳゲートがシステムクロックＣＬＫ、ＮＭＯ
Ｓゲートが反転クロックにより制御される転送ゲートＧ
１０、……、Ｇ１３の各後段の転送ゲートＧ１１、…
…、Ｇ１２、Ｇ１４はＮＭＯＳゲートがシステムクロッ
クＣＬＫ、ＰＭＯＳゲートが反転クロックにより制御さ
れる。つまり、隣接した転送ゲートは互いに相補的に動
作する。そして、２つ目の転送ゲートＧ１１から順に１
つ置きの転送ゲートでバーＣＡＳ活性情報信号φＣ１、
φＣ２、……が出力されていく。この場合、当該シフト
レジスタの最初の入力となるバーＣＡＳ活性情報信号φ
ＣがφＣ０である。
【００２０】このシフトレジスタを通じて発生されるｎ
個のバーＣＡＳ活性情報信号φＣ０〜φＣｎ−１はＮＯ
ＲゲートＮＲ１０に入力される。そしてＮＯＲゲートＮ
Ｒ１０の出力が、インバータＩ１１を通じてｎ個のバー
ＣＡＳ活性情報信号に関する情報を有するバーＣＡＳ活
性情報拡張信号φＣＮとして発生する。したがって、こ
のバーＣＡＳ活性情報拡張信号φＣＮを使用すること
で、書込エネーブル信号バーＷＲの活性化からｎ番目の
システムクロックＣＬＫに応答して書込データが内部デ
ータバスへ伝送されるようにできる。尚、図示は省略し
ているが、各転送ゲートの間に例えばヒューズを用いる
ようにしておけば、そのヒューズの状態に応じて上記ｎ
を必要に応じて任意に設定できる。この場合、ヒューズ
切断以降の転送ゲートによる出力は論理“ロウ”のドン
トケア（don't care）状態となることは理解されるであ
ろう。
個のバーＣＡＳ活性情報信号φＣ０〜φＣｎ−１はＮＯ
ＲゲートＮＲ１０に入力される。そしてＮＯＲゲートＮ
Ｒ１０の出力が、インバータＩ１１を通じてｎ個のバー
ＣＡＳ活性情報信号に関する情報を有するバーＣＡＳ活
性情報拡張信号φＣＮとして発生する。したがって、こ
のバーＣＡＳ活性情報拡張信号φＣＮを使用すること
で、書込エネーブル信号バーＷＲの活性化からｎ番目の
システムクロックＣＬＫに応答して書込データが内部デ
ータバスへ伝送されるようにできる。尚、図示は省略し
ているが、各転送ゲートの間に例えばヒューズを用いる
ようにしておけば、そのヒューズの状態に応じて上記ｎ
を必要に応じて任意に設定できる。この場合、ヒューズ
切断以降の転送ゲートによる出力は論理“ロウ”のドン
トケア（don't care）状態となることは理解されるであ
ろう。
【００２１】図４Ａ及び図４Ｂは図１の列アドレスカウ
ンタ３０における１つの計数段に該当する回路を代表的
に示した回路例で、前段で発生した列アドレス信号ＣＡ
ｉ−１及びキャリ信号ＣＲｉ−１を用いて計数し、列ア
ドレス信号ＣＡｉを発生する回路を示す。図示は省略し
ているが、一般によく知られているように、同期式メモ
リ装置で使用される列アドレスカウンタの各計数段の回
路構成は、入力される列アドレス信号とキャリ信号のみ
を前段から受ける他は図４に示す構成と同様である。ま
た、図４Ａ及び図４Ｂに示す回路における共通的な回路
構成は本発明の属する技術分野で既に知られているもの
である。図４Ｂの回路３０ｂで書込待ち時間値が“０”
とされる場合には図４Ａの回路３０ａと同様の動作とな
るもので、つまり、書込待ち時間値が“０”に固定され
る場合には図４Ａの回路３０ａで差し支えない。図４Ｂ
の列アドレスカウンタ３０ｂが図４Ａの列アドレスカウ
ンタ３０ａと異なる点は、列アドレス信号ＣＡｉ発生に
書込待ち時間情報を反映させるために、バーＣＡＳ活性
情報信号φＣ（書込待ち時間値が“ｎ”に設定される場
合にはバーＣＡＳ活性情報拡張信号φＣＮが供給され
る）、バーＷＥ活性情報信号φＷＲ、及び書込待ち時間
信号φＷＬ１を入力とするＮＡＮＤゲート４６の出力
を、列アドレスリセット信号φＣＡＲＣと共にＮＡＮＤ
ゲート４７に入力するようにした点である。ＮＡＮＤゲ
ート４７の出力は、インバータ４８、ＮＡＮＤゲート３
１を介してシステムクロックＣＬＫとビットセット信号
ＢＩＴＳＥＴによって制御されるＮＯＲゲート３２に入
力される。したがって、インバータ４８を通じて発生さ
れる列アドレスリセット信号φＣＡＲＣ′は書込待ち時
間情報を反映していることになる。図４Ａ及び図４Ｂの
回路は図１の列アドレスカウンタ３０について示すもの
で、列アドレス計数動作に書込待ち時間情報を反映させ
ているものである。
ンタ３０における１つの計数段に該当する回路を代表的
に示した回路例で、前段で発生した列アドレス信号ＣＡ
ｉ−１及びキャリ信号ＣＲｉ−１を用いて計数し、列ア
ドレス信号ＣＡｉを発生する回路を示す。図示は省略し
ているが、一般によく知られているように、同期式メモ
リ装置で使用される列アドレスカウンタの各計数段の回
路構成は、入力される列アドレス信号とキャリ信号のみ
を前段から受ける他は図４に示す構成と同様である。ま
た、図４Ａ及び図４Ｂに示す回路における共通的な回路
構成は本発明の属する技術分野で既に知られているもの
である。図４Ｂの回路３０ｂで書込待ち時間値が“０”
とされる場合には図４Ａの回路３０ａと同様の動作とな
るもので、つまり、書込待ち時間値が“０”に固定され
る場合には図４Ａの回路３０ａで差し支えない。図４Ｂ
の列アドレスカウンタ３０ｂが図４Ａの列アドレスカウ
ンタ３０ａと異なる点は、列アドレス信号ＣＡｉ発生に
書込待ち時間情報を反映させるために、バーＣＡＳ活性
情報信号φＣ（書込待ち時間値が“ｎ”に設定される場
合にはバーＣＡＳ活性情報拡張信号φＣＮが供給され
る）、バーＷＥ活性情報信号φＷＲ、及び書込待ち時間
信号φＷＬ１を入力とするＮＡＮＤゲート４６の出力
を、列アドレスリセット信号φＣＡＲＣと共にＮＡＮＤ
ゲート４７に入力するようにした点である。ＮＡＮＤゲ
ート４７の出力は、インバータ４８、ＮＡＮＤゲート３
１を介してシステムクロックＣＬＫとビットセット信号
ＢＩＴＳＥＴによって制御されるＮＯＲゲート３２に入
力される。したがって、インバータ４８を通じて発生さ
れる列アドレスリセット信号φＣＡＲＣ′は書込待ち時
間情報を反映していることになる。図４Ａ及び図４Ｂの
回路は図１の列アドレスカウンタ３０について示すもの
で、列アドレス計数動作に書込待ち時間情報を反映させ
ているものである。
【００２２】図５Ａ及び図５Ｂは図１のバースト長カウ
ンタ５０の回路例で、１つのバースト長計数信号ＣＮＴ
ｉ（例えばｉ＝０〜８）を発生する例を示す。図５Ａの
バースト長カウンタ５０ａは図４と同様に書込待ち時間
値が“０”に固定される場合に可能な例で、図５Ｂのバ
ースト長カウンタ５０ｂは書込待ち時間情報を反映した
場合である。
ンタ５０の回路例で、１つのバースト長計数信号ＣＮＴ
ｉ（例えばｉ＝０〜８）を発生する例を示す。図５Ａの
バースト長カウンタ５０ａは図４と同様に書込待ち時間
値が“０”に固定される場合に可能な例で、図５Ｂのバ
ースト長カウンタ５０ｂは書込待ち時間情報を反映した
場合である。
【００２３】図５Ａにおいて、ビットセット信号ＢＩＴ
ＳＥＴ及びリセット信号φＳを入力とするＮＯＲゲート
５１の出力は、インバータ５２を通じてバースト長計数
動作を制御するバースト長計数制御信号ＣＯＳＳＥＴと
して発生され、ＮＯＲゲート５４に入力される。このＮ
ＯＲゲート５４はシステムクロックＣＬＫによって制御
され、前段で発生されるキャリ信号ＣＲｉ−１も入力と
する。そしてＮＯＲゲート５４の出力信号によりＣＭＯ
Ｓ形の転送ゲート５６、５８が制御される。転送ゲート
５６の出力側と転送ゲート５８の入力側との間にはラッ
チ５７が接続されており、このラッチ５７の入力端と基
板電圧Ｖｓｓとの間にＮＭＯＳトランジスタ５３が設け
られてそのゲートにインバータ５２の出力が印加され
る。転送ゲート５８の出力側と転送ゲート５６の入力側
との間にはラッチ５９とインバータ６０が直列に接続さ
れる。また、ラッチ５９からバースト長計数信号ＣＮＴ
ｉが発生される。尚、リセット信号φＳは、バースト長
カウンタ５０の動作時期を決定する信号で、行アドレス
による読出／書込の用意が完了する時点を示す。つま
り、このリセット信号φＳの活性化でカウンタ動作可能
となる。
ＳＥＴ及びリセット信号φＳを入力とするＮＯＲゲート
５１の出力は、インバータ５２を通じてバースト長計数
動作を制御するバースト長計数制御信号ＣＯＳＳＥＴと
して発生され、ＮＯＲゲート５４に入力される。このＮ
ＯＲゲート５４はシステムクロックＣＬＫによって制御
され、前段で発生されるキャリ信号ＣＲｉ−１も入力と
する。そしてＮＯＲゲート５４の出力信号によりＣＭＯ
Ｓ形の転送ゲート５６、５８が制御される。転送ゲート
５６の出力側と転送ゲート５８の入力側との間にはラッ
チ５７が接続されており、このラッチ５７の入力端と基
板電圧Ｖｓｓとの間にＮＭＯＳトランジスタ５３が設け
られてそのゲートにインバータ５２の出力が印加され
る。転送ゲート５８の出力側と転送ゲート５６の入力側
との間にはラッチ５９とインバータ６０が直列に接続さ
れる。また、ラッチ５９からバースト長計数信号ＣＮＴ
ｉが発生される。尚、リセット信号φＳは、バースト長
カウンタ５０の動作時期を決定する信号で、行アドレス
による読出／書込の用意が完了する時点を示す。つま
り、このリセット信号φＳの活性化でカウンタ動作可能
となる。
【００２４】図５Ｂにおいては、バーＣＡＳ活性情報信
号φＣ（書込待ち時間値が“ｎ”に設定される場合には
バーＣＡＳ活性情報拡張信号φＣＮが供給される）及び
バーＷＥ活性情報信号φＷＲによって制御されるＮＡＮ
Ｄゲート６１に書込待ち時間信号φＷＬ１も入力され
る。ＮＡＮＤゲート６１の出力はリセット信号φＳによ
って制御されるＮＡＮＤゲート６２に入力され、ＮＡＮ
Ｄゲート６２の出力はビットセット信号ＢＩＴＳＥＴに
よって制御されるＮＯＲゲート５１に入力される。した
がって、インバータ５２を通じて発生されるバースト長
計数制御信号ＣＯＳＳＥＴ′は書込待ち時間情報を反映
している。バースト長計数信号ＣＮＴｉを発生するまで
の残りの構成は図５Ａと同様である。
号φＣ（書込待ち時間値が“ｎ”に設定される場合には
バーＣＡＳ活性情報拡張信号φＣＮが供給される）及び
バーＷＥ活性情報信号φＷＲによって制御されるＮＡＮ
Ｄゲート６１に書込待ち時間信号φＷＬ１も入力され
る。ＮＡＮＤゲート６１の出力はリセット信号φＳによ
って制御されるＮＡＮＤゲート６２に入力され、ＮＡＮ
Ｄゲート６２の出力はビットセット信号ＢＩＴＳＥＴに
よって制御されるＮＯＲゲート５１に入力される。した
がって、インバータ５２を通じて発生されるバースト長
計数制御信号ＣＯＳＳＥＴ′は書込待ち時間情報を反映
している。バースト長計数信号ＣＮＴｉを発生するまで
の残りの構成は図５Ａと同様である。
【００２５】図６に示すバースト長検出回路７０は、図
５Ａあるいは図５Ｂのように構成された各計数段を有す
るバースト長カウンタ５０から発生されたバースト長計
数信号ＣＮＴｉ（この例においてはｉは０〜８のときを
具体的に示す）を入力とし、これらを動作モード設定回
路（図示略：周知技術）で既に設定されたバースト長信
号バーＳＺ２、バーＳＺ４、バーＳＺ８、バーＳＺ１
６、バーＳＺ３２、バーＳＺ６４、バーＳＺ１２８、バ
ーＳＺ２５６、バーＳＺ５１２と比較し、バースト長が
終了したかどうかを検出するバースト長検出信号ＣＯＳ
Ｉを発生する。この図６に示す回路は、本願出願人によ
り出願された韓国特許出願番号９３−７１２７号に開示
されている。バースト長に関する図５Ａ、図５Ｂ、図６
の回路において、本発明ではバースト長検出動作に書込
待ち時間情報を反映させている。
５Ａあるいは図５Ｂのように構成された各計数段を有す
るバースト長カウンタ５０から発生されたバースト長計
数信号ＣＮＴｉ（この例においてはｉは０〜８のときを
具体的に示す）を入力とし、これらを動作モード設定回
路（図示略：周知技術）で既に設定されたバースト長信
号バーＳＺ２、バーＳＺ４、バーＳＺ８、バーＳＺ１
６、バーＳＺ３２、バーＳＺ６４、バーＳＺ１２８、バ
ーＳＺ２５６、バーＳＺ５１２と比較し、バースト長が
終了したかどうかを検出するバースト長検出信号ＣＯＳ
Ｉを発生する。この図６に示す回路は、本願出願人によ
り出願された韓国特許出願番号９３−７１２７号に開示
されている。バースト長に関する図５Ａ、図５Ｂ、図６
の回路において、本発明ではバースト長検出動作に書込
待ち時間情報を反映させている。
【００２６】図７Ａ及び図７Ｂには、データ伝送スイッ
チ回路９０の一部、すなわち図１に示したデータ伝送ゲ
ートＴＧ０〜ＴＧｍのうちいずれか１つを制御する１つ
のデータ伝送スイッチ信号ＷＤＴＰｉ（例えばｉ＝０〜
ｍ）を発生する部分を代表的に示す。図７Ａのデータ伝
送スイッチ回路９０ａは図４と同様に書込待ち時間値が
“０”に固定される場合に可能な例で、図７Ｂは書込待
ち時間情報を反映した場合の例である。
チ回路９０の一部、すなわち図１に示したデータ伝送ゲ
ートＴＧ０〜ＴＧｍのうちいずれか１つを制御する１つ
のデータ伝送スイッチ信号ＷＤＴＰｉ（例えばｉ＝０〜
ｍ）を発生する部分を代表的に示す。図７Ａのデータ伝
送スイッチ回路９０ａは図４と同様に書込待ち時間値が
“０”に固定される場合に可能な例で、図７Ｂは書込待
ち時間情報を反映した場合の例である。
【００２７】図７Ａにおいて、４個のインバータで構成
されたインバータチェーン９１を通じてシステムクロッ
クＣＬＫがＮＡＮＤゲート９４に入力される。また、こ
のＮＡＮＤゲート９４には、列アドレス信号ＣＡｉと、
バーＷＥ活性情報信号φＷＲ及びリセット信号φＳを入
力とするＮＡＮＤゲート９２の出力を反転するインバー
タ９３の出力とが入力される。そしてＮＡＮＤゲート９
４の出力は、３個のインバータで構成されるインバータ
チェーン９５を通じてデータ伝送スイッチ信号ＷＤＴＰ
ｉとして発生される。同図には、１つの列アドレス信号
ＣＡｉと１つのデータ伝送スイッチ信号ＷＤＴＰｉに対
する回路しか示していないが、ＮＡＮＤゲート９４とイ
ンバータチェーン９５の個数は列アドレスの個数と同数
設けられる。
されたインバータチェーン９１を通じてシステムクロッ
クＣＬＫがＮＡＮＤゲート９４に入力される。また、こ
のＮＡＮＤゲート９４には、列アドレス信号ＣＡｉと、
バーＷＥ活性情報信号φＷＲ及びリセット信号φＳを入
力とするＮＡＮＤゲート９２の出力を反転するインバー
タ９３の出力とが入力される。そしてＮＡＮＤゲート９
４の出力は、３個のインバータで構成されるインバータ
チェーン９５を通じてデータ伝送スイッチ信号ＷＤＴＰ
ｉとして発生される。同図には、１つの列アドレス信号
ＣＡｉと１つのデータ伝送スイッチ信号ＷＤＴＰｉに対
する回路しか示していないが、ＮＡＮＤゲート９４とイ
ンバータチェーン９５の個数は列アドレスの個数と同数
設けられる。
【００２８】図７Ｂに示す回路においては、バーＷＥ活
性情報信号φＷＲ及びリセット信号φＳによって制御さ
れるＮＡＮＤゲート９２に、バーＣＡＳ活性情報信号φ
Ｃ（書込待ち時間値が“ｎ”の場合にはバーＣＡＳ活性
情報拡張信号φＣＮが供給される）及び書込待ち時間信
号φＷＬ１を入力とするＮＡＮＤゲート９６の出力も印
加されることを除いては、図７Ａの構成と同様である。
性情報信号φＷＲ及びリセット信号φＳによって制御さ
れるＮＡＮＤゲート９２に、バーＣＡＳ活性情報信号φ
Ｃ（書込待ち時間値が“ｎ”の場合にはバーＣＡＳ活性
情報拡張信号φＣＮが供給される）及び書込待ち時間信
号φＷＬ１を入力とするＮＡＮＤゲート９６の出力も印
加されることを除いては、図７Ａの構成と同様である。
【００２９】以上説明した各構成に基づいて、この例の
書込待ち時間制御について説明する。書込待ち時間制御
機能の遂行に際しては、図１に示すように、書込待ち時
間信号発生回路１０から発生される書込待ち時間信号φ
ＷＬ１を、列アドレスカウンタ３０、バースト長カウン
タ５０、データ伝送スイッチ回路９０に同時に供給しな
ければ、列アドレスストローブ信号バーＣＡＳ及び書込
エネーブル信号バーＷＥによる書込サイクルの開始から
データ入力バッファによる書込データがデータ伝送ゲー
トＴＧ０〜ＴＧｍを通過して内部データバスに送られる
までの時間的制御を完璧に行うことができない。すなわ
ち、書込待ち時間制御の時間的制御については、書込待
ち時間情報を有する信号の提供で、列アドレスカウンタ
３０、バースト長カウンタ５０、及びデータ伝送スイッ
チ回路９０における論理演算動作を保留（holding ）さ
せることで行われる。これは、図４Ｂ、図５Ｂ、図７Ｂ
の回路による動作から理解できるであろう。
書込待ち時間制御について説明する。書込待ち時間制御
機能の遂行に際しては、図１に示すように、書込待ち時
間信号発生回路１０から発生される書込待ち時間信号φ
ＷＬ１を、列アドレスカウンタ３０、バースト長カウン
タ５０、データ伝送スイッチ回路９０に同時に供給しな
ければ、列アドレスストローブ信号バーＣＡＳ及び書込
エネーブル信号バーＷＥによる書込サイクルの開始から
データ入力バッファによる書込データがデータ伝送ゲー
トＴＧ０〜ＴＧｍを通過して内部データバスに送られる
までの時間的制御を完璧に行うことができない。すなわ
ち、書込待ち時間制御の時間的制御については、書込待
ち時間情報を有する信号の提供で、列アドレスカウンタ
３０、バースト長カウンタ５０、及びデータ伝送スイッ
チ回路９０における論理演算動作を保留（holding ）さ
せることで行われる。これは、図４Ｂ、図５Ｂ、図７Ｂ
の回路による動作から理解できるであろう。
【００３０】例えば書込待ち時間値が“ｎ”である場
合、図４Ｂの列アドレスカウンタ３０ｂにおいて、書込
サイクル中はバーＷＥ活性情報信号φＷＲが論理“ハ
イ”なので、ＮＡＮＤゲート４６に論理“ハイ”の書込
待ち時間信号φＷＬ１及びバーＣＡＳ活性情報拡張信号
φＣＮが入力されるとＮＡＮＤゲート４６の出力は論理
“ロウ”となる。これにより、システムクロックＣＬＫ
の制御を受けるＮＯＲゲート３２の出力は、書込待ち時
間信号φＷＬ１が論理“ハイ”、そしてバーＣＡＳ活性
情報拡張信号φＣＮが論理“ハイ”を維持する間（この
時間を以下“保留時間”とし符号“ＴＨ”で表す）、論
理“ロウ”に維持される。したがって、この保持時間Ｔ
Ｈにおいて転送ゲート４０は非導通化、転送ゲート４３
は導通化されるので、出力される列アドレス信号ＣＡｉ
は保持時間ＴＨの間、その時の論理状態をそのまま維持
することになる。
合、図４Ｂの列アドレスカウンタ３０ｂにおいて、書込
サイクル中はバーＷＥ活性情報信号φＷＲが論理“ハ
イ”なので、ＮＡＮＤゲート４６に論理“ハイ”の書込
待ち時間信号φＷＬ１及びバーＣＡＳ活性情報拡張信号
φＣＮが入力されるとＮＡＮＤゲート４６の出力は論理
“ロウ”となる。これにより、システムクロックＣＬＫ
の制御を受けるＮＯＲゲート３２の出力は、書込待ち時
間信号φＷＬ１が論理“ハイ”、そしてバーＣＡＳ活性
情報拡張信号φＣＮが論理“ハイ”を維持する間（この
時間を以下“保留時間”とし符号“ＴＨ”で表す）、論
理“ロウ”に維持される。したがって、この保持時間Ｔ
Ｈにおいて転送ゲート４０は非導通化、転送ゲート４３
は導通化されるので、出力される列アドレス信号ＣＡｉ
は保持時間ＴＨの間、その時の論理状態をそのまま維持
することになる。
【００３１】同様に、書込待ち時間値が“ｎ”の場合、
図５Ｂのバースト長カウンタ５０ｂにおいても、書込待
ち時間信号φＷＬ１及びバーＣＡＳ活性情報拡張信号φ
ＣＮを入力とするＮＡＮＤゲート６１の出力が保留時間
ＴＨの間は論理“ロウ”となるので、システムクロック
ＣＬＫによって制御されるＮＯＲゲート５４の出力は保
留時間ＴＨの間、論理“ロウ”を維持する。したがっ
て、転送ゲート５６は非導通化、転送ゲート５８は導通
化されることにより、バースト長計数信号ＣＮＴｉは保
留時間ＴＨの間、その時の論理状態を維持する。
図５Ｂのバースト長カウンタ５０ｂにおいても、書込待
ち時間信号φＷＬ１及びバーＣＡＳ活性情報拡張信号φ
ＣＮを入力とするＮＡＮＤゲート６１の出力が保留時間
ＴＨの間は論理“ロウ”となるので、システムクロック
ＣＬＫによって制御されるＮＯＲゲート５４の出力は保
留時間ＴＨの間、論理“ロウ”を維持する。したがっ
て、転送ゲート５６は非導通化、転送ゲート５８は導通
化されることにより、バースト長計数信号ＣＮＴｉは保
留時間ＴＨの間、その時の論理状態を維持する。
【００３２】また同様に、書込待ち時間値が“ｎ”の場
合、図７Ｂのデータ伝送スイッチ回路９０ｂにおいて
も、書込待ち時間信号φＷＬ１及びバーＣＡＳ活性情報
拡張信号φＣＮを入力とするＮＡＮＤゲート９６の出力
が保留時間ＴＨの間は論理“ロウ”となるので、列アド
レス信号ＣＡｉを入力とするＮＡＮＤゲート９４の出力
は保留時間ＴＨの間、論理“ハイ”を維持する。したが
って、この保留時間ＴＨの間、出力されるデータ伝送ス
イッチ信号ＷＤＴＰｉは論理“ロウ”を維持するので、
担当するデータ伝送ゲートＴＧ０〜ＴＧｍを非導通とす
る。
合、図７Ｂのデータ伝送スイッチ回路９０ｂにおいて
も、書込待ち時間信号φＷＬ１及びバーＣＡＳ活性情報
拡張信号φＣＮを入力とするＮＡＮＤゲート９６の出力
が保留時間ＴＨの間は論理“ロウ”となるので、列アド
レス信号ＣＡｉを入力とするＮＡＮＤゲート９４の出力
は保留時間ＴＨの間、論理“ハイ”を維持する。したが
って、この保留時間ＴＨの間、出力されるデータ伝送ス
イッチ信号ＷＤＴＰｉは論理“ロウ”を維持するので、
担当するデータ伝送ゲートＴＧ０〜ＴＧｍを非導通とす
る。
【００３３】このように、列アドレスカウンタ３０、バ
ースト長カウンタ５０、及びデータ伝送スイッチ回路９
０は、書込待ち時間情報を反映するバーＣＡＳ活性情報
信号φＣ（φＣＮ）及び書込待ち時間信号φＷＬ１によ
り決定される保留時間ＴＨの間、論理演算動作が保留さ
れるようになっている。
ースト長カウンタ５０、及びデータ伝送スイッチ回路９
０は、書込待ち時間情報を反映するバーＣＡＳ活性情報
信号φＣ（φＣＮ）及び書込待ち時間信号φＷＬ１によ
り決定される保留時間ＴＨの間、論理演算動作が保留さ
れるようになっている。
【００３４】図８〜図１０は、データ伝送スイッチ回路
９０のみを書込待ち時間情報を反映しないで制御した状
態を示すタイミング図である。図８においては、書込待
ち時間値が“０”の場合すなわち書込待ち時間制御がな
い場合で、各データ伝送スイッチ信号ＷＤＴＰ１、ＷＤ
ＴＰ２により相応する書込データＤ１、Ｄ２が正常にア
クセスされることが分かる。一方、書込待ち時間値が
“１”、“２”（“ｎ”）の場合をそれぞれ示す図９及
び図１０を参照すると、保留時間ＴＨ、２ＴＨ（ＴＨの
２倍）の間は列アドレス信号ＣＡｉが計数されず現状を
維持することになるので、システムクロックＣＬＫのク
ロックに応答して無効な（invalid;“ＩＶ”とする）デ
ータ伝送スイッチ信号ＷＤＴＰ１が発生し（図９では時
点ｔ１、図１０では時点ｔ１及びｔ２）、これにより無
効な入力データＤ１がデータ伝送ゲートＴＧ１を通じて
内部データバスに伝送される誤動作が起こっている。
９０のみを書込待ち時間情報を反映しないで制御した状
態を示すタイミング図である。図８においては、書込待
ち時間値が“０”の場合すなわち書込待ち時間制御がな
い場合で、各データ伝送スイッチ信号ＷＤＴＰ１、ＷＤ
ＴＰ２により相応する書込データＤ１、Ｄ２が正常にア
クセスされることが分かる。一方、書込待ち時間値が
“１”、“２”（“ｎ”）の場合をそれぞれ示す図９及
び図１０を参照すると、保留時間ＴＨ、２ＴＨ（ＴＨの
２倍）の間は列アドレス信号ＣＡｉが計数されず現状を
維持することになるので、システムクロックＣＬＫのク
ロックに応答して無効な（invalid;“ＩＶ”とする）デ
ータ伝送スイッチ信号ＷＤＴＰ１が発生し（図９では時
点ｔ１、図１０では時点ｔ１及びｔ２）、これにより無
効な入力データＤ１がデータ伝送ゲートＴＧ１を通じて
内部データバスに伝送される誤動作が起こっている。
【００３５】図１１には、データ伝送スイッチ回路９０
のみを書込待ち時間情報を反映しないで制御した状態
で、入出力マスク信号ＤＱＭによる入出力マスク動作を
行った状態を示す（書込待ち時間値が“１”の場合）。
この入出力マスクとは、同期式メモリ装置の一般的な機
能の１つで、入力（書込）あるいは出力（読出）動作を
行わないようにしておいてシステム内でデータ線を他の
デバイスが使用できるようにするための機能である。時
点ｔ１で無効発生したデータ伝送スイッチ信号ＷＤＴＰ
１により無効書込データＤ１が内部データバスに送られ
ることになる。そのうえ、図９のように時点ｔ２で（図
１１中点線で表す部分ａ）有効なデータ伝送スイッチ信
号ＷＤＴＰ１が発生されなければならないが、時点ｔＭ
で活性化される入出力マクス信号ＤＱＭによって発生し
なくなる。したがって、本来点線部分ｂで内部データバ
スへ伝送されるべき書込データＤ１がなくなってしま
う。ところが、図１２で示すように、書込待ち時間値
“１”とした上述のデータ伝送スイッチ制御（書込待ち
時間制御）を行う場合には、時点ｔ１の無効データ伝送
スイッチ信号ＷＤＴＰ１発生が抑止され（点線部分
ｃ）、時点ｔ２で有効データ伝送スイッチ信号ＷＤＴＰ
１が発生されるので、正常な書込データＤ１が内部デー
タバスへ伝送される。
のみを書込待ち時間情報を反映しないで制御した状態
で、入出力マスク信号ＤＱＭによる入出力マスク動作を
行った状態を示す（書込待ち時間値が“１”の場合）。
この入出力マスクとは、同期式メモリ装置の一般的な機
能の１つで、入力（書込）あるいは出力（読出）動作を
行わないようにしておいてシステム内でデータ線を他の
デバイスが使用できるようにするための機能である。時
点ｔ１で無効発生したデータ伝送スイッチ信号ＷＤＴＰ
１により無効書込データＤ１が内部データバスに送られ
ることになる。そのうえ、図９のように時点ｔ２で（図
１１中点線で表す部分ａ）有効なデータ伝送スイッチ信
号ＷＤＴＰ１が発生されなければならないが、時点ｔＭ
で活性化される入出力マクス信号ＤＱＭによって発生し
なくなる。したがって、本来点線部分ｂで内部データバ
スへ伝送されるべき書込データＤ１がなくなってしま
う。ところが、図１２で示すように、書込待ち時間値
“１”とした上述のデータ伝送スイッチ制御（書込待ち
時間制御）を行う場合には、時点ｔ１の無効データ伝送
スイッチ信号ＷＤＴＰ１発生が抑止され（点線部分
ｃ）、時点ｔ２で有効データ伝送スイッチ信号ＷＤＴＰ
１が発生されるので、正常な書込データＤ１が内部デー
タバスへ伝送される。
【００３６】これら図８〜図１２に関連した動作説明
は、本発明による作用効果が具体的にどのような過程に
よって達成可能であるかということと、さらに本発明で
達成できる解決方式等を示している。
は、本発明による作用効果が具体的にどのような過程に
よって達成可能であるかということと、さらに本発明で
達成できる解決方式等を示している。
【００３７】図１３及び図１４に、上記の解釈を十分に
考慮して本発明により完成された動作タイミング図を示
す。図１３は書込待ち時間値が“０”の場合（書込待ち
時間信号φＷＬ１が論理“ロウ”）を示す。したがっ
て、このときには図４Ａ、図５Ａ、図６、及び図７Ａに
示す各回路により動作が行われ、図８と同様のタイミン
グとなる。
考慮して本発明により完成された動作タイミング図を示
す。図１３は書込待ち時間値が“０”の場合（書込待ち
時間信号φＷＬ１が論理“ロウ”）を示す。したがっ
て、このときには図４Ａ、図５Ａ、図６、及び図７Ａに
示す各回路により動作が行われ、図８と同様のタイミン
グとなる。
【００３８】書込待ち時間値が“１”の場合（書込待ち
時間信号φＷＬ１が論理“ハイ”）を示す図１４では、
図２Ａ〜図２Ｃ、図４Ｂ、図５Ｂ、図６、及び図７Ｂに
示す各回路により動作する。
時間信号φＷＬ１が論理“ハイ”）を示す図１４では、
図２Ａ〜図２Ｃ、図４Ｂ、図５Ｂ、図６、及び図７Ｂに
示す各回路により動作する。
【００３９】論理“ハイ”に活性化されたバーＣＡＳ活
性情報信号φＣによりビットセット信号ＢＩＴＳＥＴが
活性化されると、図４Ｂに示すように、前段で計数され
た列アドレス信号ＣＡｉ−１が転送ゲート３８を通じて
ラッチ４２に貯蔵される。そして、書込待ち時間値が
“１”なので書込待ち時間信号φＷＬ１が論理“ハ
イ”、またバーＣＡＳ活性情報信号φＣ及びバーＷＥ活
性情報信号φＷＲも論理“ハイ”のため、転送ゲート４
３が導通であり、列アドレス信号ＣＡｉ（ＣＡ０）が発
生される。転送ゲート４０、４３を制御するＮＯＲゲー
ト３２の出力はバーＣＡＳ活性情報信号φＣが論理“ロ
ウ”になるまでの保留時間ＴＨの間、論理“ロウ”を維
持するので、列アドレス信号ＣＡｉ（ＣＡ０）は保留時
間ＴＨにおいてその状態を維持することになる。
性情報信号φＣによりビットセット信号ＢＩＴＳＥＴが
活性化されると、図４Ｂに示すように、前段で計数され
た列アドレス信号ＣＡｉ−１が転送ゲート３８を通じて
ラッチ４２に貯蔵される。そして、書込待ち時間値が
“１”なので書込待ち時間信号φＷＬ１が論理“ハ
イ”、またバーＣＡＳ活性情報信号φＣ及びバーＷＥ活
性情報信号φＷＲも論理“ハイ”のため、転送ゲート４
３が導通であり、列アドレス信号ＣＡｉ（ＣＡ０）が発
生される。転送ゲート４０、４３を制御するＮＯＲゲー
ト３２の出力はバーＣＡＳ活性情報信号φＣが論理“ロ
ウ”になるまでの保留時間ＴＨの間、論理“ロウ”を維
持するので、列アドレス信号ＣＡｉ（ＣＡ０）は保留時
間ＴＨにおいてその状態を維持することになる。
【００４０】さらに、図５Ｂのバースト長カウンタ５０
ｂでも、制御信号ＣＯＳＳＥＴ′が保留時間ＴＨの間は
論理“ハイ”を維持することにより、その時のバースト
長計数信号ＣＮＴｉを維持している。同様に、図７Ｂの
データ伝送スイッチ回路９０ｂでも、論理“ハイ”の書
込待ち時間信号φＷＬ１及びバーＣＡＳ活性情報信号φ
ＣによりＮＡＮＤゲート９４の出力が保留時間ＴＨの
間、論理“ロウ”を維持しているので、データ伝送スイ
ッチ信号ＷＤＴＰ０は保留時間ＴＨ分遅延した後に論理
“ハイ”で発生される。
ｂでも、制御信号ＣＯＳＳＥＴ′が保留時間ＴＨの間は
論理“ハイ”を維持することにより、その時のバースト
長計数信号ＣＮＴｉを維持している。同様に、図７Ｂの
データ伝送スイッチ回路９０ｂでも、論理“ハイ”の書
込待ち時間信号φＷＬ１及びバーＣＡＳ活性情報信号φ
ＣによりＮＡＮＤゲート９４の出力が保留時間ＴＨの
間、論理“ロウ”を維持しているので、データ伝送スイ
ッチ信号ＷＤＴＰ０は保留時間ＴＨ分遅延した後に論理
“ハイ”で発生される。
【００４１】時点ｔＢでバーＣＡＳ活性情報信号φＣが
論理“ロウ”に遷移することで保留時間ＴＨが経過する
と、列アドレスリセット信号φＣＡＲＣ′が論理“ハ
イ”、そして制御信号ＣＯＳＳＥＴ′が論理“ロウ”へ
遷移する。したがって、図４Ｂの回路３０ｂで、システ
ムクロックＣＬＫの続くトリガダウン（trigger-down）
とトリガアップ（trigger-up）によって列アドレス信号
ＣＡｉ（ＣＡ０）の発生が終了する。また図５Ｂの回路
５０ｂにおいても、図４Ｂの回路３０ｂと同様の過程を
通じてバースト長計数信号ＣＮＴｉ（ＣＮＴ０）の発生
が終了する。これら回路３０ｂ、５０ｂにおける各信号
発生終了前において、図７Ｂの回路９０ｂでは、インバ
ータ９３の出力が論理“ハイ”になるので、ＮＡＮＤゲ
ート９４が現在論理“ハイ”で印加されている列アドレ
ス信号ＣＡｉ（ＣＡ０）とインバータチェーン９１で遅
延されたシステムクロックＣＬＫの論理“ハイ”（クロ
ック）に応答して論理“ロウ”の出力を発生する。その
結果、データ伝送スイッチ信号ＷＤＴＰ０が論理“ハ
イ”で発生し、担当のデータ伝送ゲートＴＧ０が導通し
て書込データＤ１が内部データバスに伝送される。２番
目以降の入力データＤＩＮが伝送される過程も、以上と
同様にして遂行される。
論理“ロウ”に遷移することで保留時間ＴＨが経過する
と、列アドレスリセット信号φＣＡＲＣ′が論理“ハ
イ”、そして制御信号ＣＯＳＳＥＴ′が論理“ロウ”へ
遷移する。したがって、図４Ｂの回路３０ｂで、システ
ムクロックＣＬＫの続くトリガダウン（trigger-down）
とトリガアップ（trigger-up）によって列アドレス信号
ＣＡｉ（ＣＡ０）の発生が終了する。また図５Ｂの回路
５０ｂにおいても、図４Ｂの回路３０ｂと同様の過程を
通じてバースト長計数信号ＣＮＴｉ（ＣＮＴ０）の発生
が終了する。これら回路３０ｂ、５０ｂにおける各信号
発生終了前において、図７Ｂの回路９０ｂでは、インバ
ータ９３の出力が論理“ハイ”になるので、ＮＡＮＤゲ
ート９４が現在論理“ハイ”で印加されている列アドレ
ス信号ＣＡｉ（ＣＡ０）とインバータチェーン９１で遅
延されたシステムクロックＣＬＫの論理“ハイ”（クロ
ック）に応答して論理“ロウ”の出力を発生する。その
結果、データ伝送スイッチ信号ＷＤＴＰ０が論理“ハ
イ”で発生し、担当のデータ伝送ゲートＴＧ０が導通し
て書込データＤ１が内部データバスに伝送される。２番
目以降の入力データＤＩＮが伝送される過程も、以上と
同様にして遂行される。
【００４２】書込待ち時間値が“ｎ”に設定される場合
であれば、図３の回路によりつくられるバーＣＡＳ活性
情報拡張信号φＣＮに従って動作し、保留時間はｎ×Ｔ
Ｈとなることは容易に理解できるであろう。
であれば、図３の回路によりつくられるバーＣＡＳ活性
情報拡張信号φＣＮに従って動作し、保留時間はｎ×Ｔ
Ｈとなることは容易に理解できるであろう。
【００４３】本実施例において、書込待ち時間情報を列
アドレスカウンタ３０、バースト長カウンタ５０、及び
データ伝送スイッチ回路９０に反映するための論理回路
構成と書込待ち時間信号の生成方式等の具体例を開示し
ているが、上記以外の回路設計も可能であることは勿論
である。また、書込待ち時間値“ｎ”を設定するために
バーＣＡＳ活性情報信号φＣを使用する例を示している
が、他の種類の列関連信号あるいは書込関連信号を利用
して図３と同様の回路構成を用いて生成することも可能
である。
アドレスカウンタ３０、バースト長カウンタ５０、及び
データ伝送スイッチ回路９０に反映するための論理回路
構成と書込待ち時間信号の生成方式等の具体例を開示し
ているが、上記以外の回路設計も可能であることは勿論
である。また、書込待ち時間値“ｎ”を設定するために
バーＣＡＳ活性情報信号φＣを使用する例を示している
が、他の種類の列関連信号あるいは書込関連信号を利用
して図３と同様の回路構成を用いて生成することも可能
である。
【００４４】
【発明の効果】以上述べてきたように本発明によれば、
書込待ち時間を、ユーザーの要求に応じてボンディング
ワイヤ１本の変更やヒューズ切断、あるいは書込制御信
号のタイミング変更で容易に変更設定可能なため、ユー
ザー要求に応じた少量多品種生産の生産性やコストダウ
ンに大きく寄与できる。
書込待ち時間を、ユーザーの要求に応じてボンディング
ワイヤ１本の変更やヒューズ切断、あるいは書込制御信
号のタイミング変更で容易に変更設定可能なため、ユー
ザー要求に応じた少量多品種生産の生産性やコストダウ
ンに大きく寄与できる。
【図１】本発明による書込待ち時間制御を実行する基本
的構成を示すブロック図。
的構成を示すブロック図。
【図２】図１中の書込待ち時間信号発生回路の回路例を
それぞれ示す回路図。
それぞれ示す回路図。
【図３】書込待ち時間値“ｎ”を設定する場合のバーＣ
ＡＳ活性情報拡張信号φＣＮを発生する回路例を示す回
路図。
ＡＳ活性情報拡張信号φＣＮを発生する回路例を示す回
路図。
【図４】図１中の列アドレスカウンタの回路例をそれぞ
れ示す回路図。
れ示す回路図。
【図５】図１中のバースト長カウンタの回路例をそれぞ
れ示す回路図。
れ示す回路図。
【図６】図１中のバースト長検出回路の回路例を示す回
路図。
路図。
【図７】図１中のデータ伝送スイッチ回路の回路例をそ
れぞれ示す回路図。
れぞれ示す回路図。
【図８】書込待ち時間値が“０”のときの動作タイミン
グを示す波形図。
グを示す波形図。
【図９】図１中のデータ伝送スイッチ回路に書込待ち時
間制御を行わない場合における書込待ち時間値が“１”
のときの動作タイミングを示す波形図。
間制御を行わない場合における書込待ち時間値が“１”
のときの動作タイミングを示す波形図。
【図１０】図１中のデータ伝送スイッチ回路に書込待ち
時間制御を行わない場合における書込待ち時間値が
“２”のときの動作タイミングを示す波形図。
時間制御を行わない場合における書込待ち時間値が
“２”のときの動作タイミングを示す波形図。
【図１１】図１中のデータ伝送スイッチ回路に書込待ち
時間制御を行わずに入出力マスク制御を行なった場合に
おける書込待ち時間値が“１”のときの動作タイミング
を示す波形図。
時間制御を行わずに入出力マスク制御を行なった場合に
おける書込待ち時間値が“１”のときの動作タイミング
を示す波形図。
【図１２】本発明による書込待ち時間制御を行った場合
における書込待ち時間値が“１”のときの動作タイミン
グを示す波形図。
における書込待ち時間値が“１”のときの動作タイミン
グを示す波形図。
【図１３】本発明による書込待ち時間制御を行った場合
における書込待ち時間値が“０”のときの動作タイミン
グを示す波形図。
における書込待ち時間値が“０”のときの動作タイミン
グを示す波形図。
【図１４】本発明による書込待ち時間制御を行った場合
における書込待ち時間値が“１”のときの動作タイミン
グを示す波形図。
における書込待ち時間値が“１”のときの動作タイミン
グを示す波形図。
１０ 書込待ち時間信号発生回路 ３０ 列アドレスカウンタ ５０ バースト長カウンタ ７０ バースト長検出回路 ９０ データ伝送スイッチ回路 φＷＬ１ 書込待ち時間信号 ＣＬＫ システムクロック φＣ 活性情報信号 φＣＮ 活性情報拡張信号
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−2873（ＪＰ，Ａ) 特開 平７−254278（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4076
Claims (5)
- 【請求項１】 列アドレスカウンタとバースト長カウン
タとデータ伝送スイッチ回路とを有し、外部から提供さ
れるシステムクロックに同期してデータを処理する同期
式メモリ装置において、 書込待ち時間を制御するための書込待ち時間信号を発生
する手段と、外部から提供される列関連制御信号に応答
して発生される複数の活性情報信号から１つの活性情報
拡張信号を発生する手段と、前記書込待ち時間信号に応
じると共に前記活性情報拡張信号が活性状態にある保留
時間の間、前記列アドレスカウンタ、前記バースト長カ
ウンタ、及び前記データ伝送スイッチ回路の内部動作を
保留させる手段と、を備えたことを特徴とする同期式メ
モリ装置。 - 【請求項２】 書込待ち時間信号が、外部から提供され
る書込データの内部データバスへの伝送を遅延させるか
どうかを決定する信号である請求項１記載の同期式メモ
リ装置。 - 【請求項３】 活性情報拡張信号が、外部から提供され
る書込関連制御信号の活性化から書込データが内部デー
タバスに伝送されるまでに計数されるシステムクロック
のクロック数を決定する請求項２記載の同期式メモリ装
置。 - 【請求項４】 保留時間の間、列アドレスカウンタ、バ
ースト長カウンタ、及びデータ伝送スイッチ回路におけ
る各出力の論理状態が一定に維持される請求項１〜３の
いずれか１項に記載の同期式メモリ装置。 - 【請求項５】 複数の活性情報信号が相互にシステムク
ロックの１周期に相当する時間間隔で発生され、そして
活性情報拡張信号はそれら複数の活性情報信号の論理組
合せにより発生される請求項１〜４のいずれか１項に記
載の同期式メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994P4127 | 1994-03-03 | ||
| KR1019940004127A KR0122099B1 (ko) | 1994-03-03 | 1994-03-03 | 라이트레이턴시제어기능을 가진 동기식 반도체메모리장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254273A JPH07254273A (ja) | 1995-10-03 |
| JP3117893B2 true JP3117893B2 (ja) | 2000-12-18 |
Family
ID=19378302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07044668A Expired - Lifetime JP3117893B2 (ja) | 1994-03-03 | 1995-03-03 | 書込待ち時間制御機能を有する同期式メモリ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5568445A (ja) |
| JP (1) | JP3117893B2 (ja) |
| KR (1) | KR0122099B1 (ja) |
| CN (1) | CN1053285C (ja) |
| DE (1) | DE19507562A1 (ja) |
| TW (1) | TW265472B (ja) |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
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| US5682354A (en) * | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
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| US5640364A (en) * | 1994-12-23 | 1997-06-17 | Micron Technology, Inc. | Self-enabling pulse trapping circuit |
| US5729503A (en) * | 1994-12-23 | 1998-03-17 | Micron Technology, Inc. | Address transition detection on a synchronous design |
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| WO1996020479A1 (en) * | 1994-12-23 | 1996-07-04 | Micron Technology, Inc. | Burst edo memory device address counter |
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| US5610864A (en) | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
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| JP2940457B2 (ja) * | 1996-01-23 | 1999-08-25 | 日本電気株式会社 | 半導体メモリ |
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| EP0889478A4 (en) * | 1996-03-21 | 2000-07-19 | Hitachi Ltd | DATA PROCESSOR WITH BUILT-IN DRAM |
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| KR100359157B1 (ko) | 1998-12-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 라이트 명령어 레이턴시회로 및 그 제어방법 |
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