JP3525639B2 - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JP3525639B2 JP3525639B2 JP22479096A JP22479096A JP3525639B2 JP 3525639 B2 JP3525639 B2 JP 3525639B2 JP 22479096 A JP22479096 A JP 22479096A JP 22479096 A JP22479096 A JP 22479096A JP 3525639 B2 JP3525639 B2 JP 3525639B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体論理回路に関
し、特にプリチャージ状態と判定状態を繰り返す論理回
路の高速化、低消費電力化、誤動作防止に好適な回路技
術に関する。
し、特にプリチャージ状態と判定状態を繰り返す論理回
路の高速化、低消費電力化、誤動作防止に好適な回路技
術に関する。
【０００２】
【従来の技術】従来からプリチャージ状態と判定状態を
繰り返す半導体論理回路が知られている。例えば、ＣＭ
ＯＳ ＶＬＳＩ設計の原理（富沢孝・松山泰男 監訳、
丸善）の１３８頁〜１４１頁に記載されているダイナミ
ックＣＭＯＳ論理はその代表的な回路である。図３にこ
のダイナミックＣＭＯＳ論理ＰＣの出力に複数の論理ゲ
ート（本例ではインバータ）ＩＶ１，ＩＶ２，ＩＶＡを
縦続接続した例を示す。
繰り返す半導体論理回路が知られている。例えば、ＣＭ
ＯＳ ＶＬＳＩ設計の原理（富沢孝・松山泰男 監訳、
丸善）の１３８頁〜１４１頁に記載されているダイナミ
ックＣＭＯＳ論理はその代表的な回路である。図３にこ
のダイナミックＣＭＯＳ論理ＰＣの出力に複数の論理ゲ
ート（本例ではインバータ）ＩＶ１，ＩＶ２，ＩＶＡを
縦続接続した例を示す。
【０００３】本回路で、入力信号Ａ１及びＡ２により論
理ブロックＬＢＬがオンしている場合の動作波形を図４
のφ，ＰＯ，ＲＯ（１）として示す。時刻ｔ０〜ｔ２の
間はクロック信号φがＬレベルでありＰＣはプリチャー
ジ状態にある。この時ＰＯはＨレベル、ＲＯ（１）はＬ
レベルとなっている。次に、時刻ｔ２にφがＨレベルに
切り換わるとＰＣは判定状態となり、これに対応してＰ
Ｏは時刻ｔ３にＬレベル、ＲＯ（１）は時刻ｔ６にＨレ
ベルに切り換わる。次に、時刻ｔ８にφがＬレベルに切
り換わるとＰＣは再びプリチャージ状態となり、これに
対応してＰＯは時刻ｔ９にＨレベル、ＲＯ（１）は時刻
ｔ１２にＬレベルに切り換わる。この図において出力Ｒ
Ｏの切り換わりを高速化するためには、ゲートＩＶ１，
ＩＶ２，ＩＶＡを構成する論理ブロック、すなわち本例
ではＰチャネル電界効果トランジスタＰＭＯＳとＮチャ
ネル電界効果トランジスタＮＭＯＳのオン抵抗を小さく
すればよい。これらＰＭＯＳまたはＮＭＯＳのオン抵抗
を小さくするには、ＰＭＯＳまたはＮＭＯＳのゲート幅
を大きくすればよい。しかし、ゲート幅を大きくする
と、ＰＭＯＳまたはＮＭＯＳのゲート、ソース、ドレイ
ンの寄生容量が増加する。従って、ゲート幅を大きくし
過ぎると、出力ＲＯの切り換わりが却って遅くなってし
まう。
理ブロックＬＢＬがオンしている場合の動作波形を図４
のφ，ＰＯ，ＲＯ（１）として示す。時刻ｔ０〜ｔ２の
間はクロック信号φがＬレベルでありＰＣはプリチャー
ジ状態にある。この時ＰＯはＨレベル、ＲＯ（１）はＬ
レベルとなっている。次に、時刻ｔ２にφがＨレベルに
切り換わるとＰＣは判定状態となり、これに対応してＰ
Ｏは時刻ｔ３にＬレベル、ＲＯ（１）は時刻ｔ６にＨレ
ベルに切り換わる。次に、時刻ｔ８にφがＬレベルに切
り換わるとＰＣは再びプリチャージ状態となり、これに
対応してＰＯは時刻ｔ９にＨレベル、ＲＯ（１）は時刻
ｔ１２にＬレベルに切り換わる。この図において出力Ｒ
Ｏの切り換わりを高速化するためには、ゲートＩＶ１，
ＩＶ２，ＩＶＡを構成する論理ブロック、すなわち本例
ではＰチャネル電界効果トランジスタＰＭＯＳとＮチャ
ネル電界効果トランジスタＮＭＯＳのオン抵抗を小さく
すればよい。これらＰＭＯＳまたはＮＭＯＳのオン抵抗
を小さくするには、ＰＭＯＳまたはＮＭＯＳのゲート幅
を大きくすればよい。しかし、ゲート幅を大きくする
と、ＰＭＯＳまたはＮＭＯＳのゲート、ソース、ドレイ
ンの寄生容量が増加する。従って、ゲート幅を大きくし
過ぎると、出力ＲＯの切り換わりが却って遅くなってし
まう。
【０００４】
【発明が解決しようとする課題】そこで本発明者らは、
図３の回路を高速化するには、判定状態への切り換わり
のみを高速化すればよいと考え、縦続に接続された論理
ゲート（本例ではインバータ）内のプリチャージ状態時
にオンする論理ブロック（ＩＶ１内のＮＭＯＳ，ＩＶ２
内のＰＭＯＳ）のオン抵抗より判定状態時にオンする論
理ブロック（ＩＶ１内のＰＭＯＳ，ＩＶ２内のＮＭＯ
Ｓ）のオン抵抗を小さくするようにした。
図３の回路を高速化するには、判定状態への切り換わり
のみを高速化すればよいと考え、縦続に接続された論理
ゲート（本例ではインバータ）内のプリチャージ状態時
にオンする論理ブロック（ＩＶ１内のＮＭＯＳ，ＩＶ２
内のＰＭＯＳ）のオン抵抗より判定状態時にオンする論
理ブロック（ＩＶ１内のＰＭＯＳ，ＩＶ２内のＮＭＯ
Ｓ）のオン抵抗を小さくするようにした。
【０００５】すなわち、ＩＶ１内のＰＭＯＳのゲート幅
を大きく、ＮＭＯＳのゲート幅を小さく、またＩＶ２内
のＰＭＯＳのゲート幅を小さく、ＮＭＯＳのゲート幅を
大きくした。このようにすると、１個の論理ゲート当り
のゲート、ソース、ドレインの寄生容量の総和は上記従
来例のように増加しない。このように、オン抵抗に差を
つけた場合の動作波形を、図４のＲＯ（２）として示
す。同図より、判定状態時にオンする論理ブロックのオ
ン抵抗を小さくしたので、ＲＯの判定状態への切り換わ
りが時刻ｔ６から時刻ｔ５に高速化されていることがわ
かる。ただしここで注意すべき点は、プリチャージ状態
時にオンする論理ブロックのオン抵抗を大きくしたの
で、ＲＯのプリチャージ状態への切り換わりが時刻ｔ１
２から時刻ｔ１６に遅くなっていることである。
を大きく、ＮＭＯＳのゲート幅を小さく、またＩＶ２内
のＰＭＯＳのゲート幅を小さく、ＮＭＯＳのゲート幅を
大きくした。このようにすると、１個の論理ゲート当り
のゲート、ソース、ドレインの寄生容量の総和は上記従
来例のように増加しない。このように、オン抵抗に差を
つけた場合の動作波形を、図４のＲＯ（２）として示
す。同図より、判定状態時にオンする論理ブロックのオ
ン抵抗を小さくしたので、ＲＯの判定状態への切り換わ
りが時刻ｔ６から時刻ｔ５に高速化されていることがわ
かる。ただしここで注意すべき点は、プリチャージ状態
時にオンする論理ブロックのオン抵抗を大きくしたの
で、ＲＯのプリチャージ状態への切り換わりが時刻ｔ１
２から時刻ｔ１６に遅くなっていることである。
【０００６】そこで本発明者らは、プリチャージ状態へ
の切り換わりが遅れることによる弊害を詳細に検討し
た。その結果、以下に述べる２つの問題点を明らかにし
た。第１の問題点は、判定状態への切り換わりが高速化
され、プリチャージ状態への切り換わりが遅れることに
より、結果として判定状態の期間が増加することにより
発生する。すなわち、論理回路の中には、例えばフリッ
プフロップで構成されるメモリセルのように、プリチャ
ージ状態での消費電力が小さく、判定状態での消費電力
が大きい回路が多く存在する。従って、上記出力ＲＯで
そのような回路、例えばメモリのワード線を駆動する
と、判定状態の期間が増加する分消費電力が増加してし
まう。
の切り換わりが遅れることによる弊害を詳細に検討し
た。その結果、以下に述べる２つの問題点を明らかにし
た。第１の問題点は、判定状態への切り換わりが高速化
され、プリチャージ状態への切り換わりが遅れることに
より、結果として判定状態の期間が増加することにより
発生する。すなわち、論理回路の中には、例えばフリッ
プフロップで構成されるメモリセルのように、プリチャ
ージ状態での消費電力が小さく、判定状態での消費電力
が大きい回路が多く存在する。従って、上記出力ＲＯで
そのような回路、例えばメモリのワード線を駆動する
と、判定状態の期間が増加する分消費電力が増加してし
まう。
【０００７】次に第２の問題点について述べる。第２の
問題は、例えば判定状態への切り換わりをさらに高速化
するために、プリチャージ状態時にオンする論理ブロッ
クのオン抵抗と判定状態時にオンする論理ブロックのオ
ン抵抗との差をさらに大きくした場合に発生する。この
ように、オン抵抗の差を大きくした場合の動作波形を、
図４のＲＯ（３）として示す。同図より、判定状態時に
オンする論理ブロックのオン抵抗をさらに小さくしたの
で、ＲＯの判定状態への切り換わりが時刻ｔ５から時刻
ｔ４にさらに高速化されていることがわかる。しかし、
プリチャージ状態時にオンする論理ブロックのオン抵抗
をさらに大きくしたので、ＲＯのプリチャージ状態への
切り換わりが時刻ｔ１６からさらに遅くなり（計算上は
時刻ｔ２０）、次の判定状態への切り換わり時刻（計算
上は時刻ｔ１６）より遅くなってしまう。すなわち、時
刻ｔ４以降は全て判定状態となりプリチャージ状態が現
われず、回路が誤動作してしまう。このような誤動作を
起こさないようにするには、クロック信号φの周期を大
きく、すなわち動作周波数を小さくしてもよいが、これ
は高速化と相反する。
問題は、例えば判定状態への切り換わりをさらに高速化
するために、プリチャージ状態時にオンする論理ブロッ
クのオン抵抗と判定状態時にオンする論理ブロックのオ
ン抵抗との差をさらに大きくした場合に発生する。この
ように、オン抵抗の差を大きくした場合の動作波形を、
図４のＲＯ（３）として示す。同図より、判定状態時に
オンする論理ブロックのオン抵抗をさらに小さくしたの
で、ＲＯの判定状態への切り換わりが時刻ｔ５から時刻
ｔ４にさらに高速化されていることがわかる。しかし、
プリチャージ状態時にオンする論理ブロックのオン抵抗
をさらに大きくしたので、ＲＯのプリチャージ状態への
切り換わりが時刻ｔ１６からさらに遅くなり（計算上は
時刻ｔ２０）、次の判定状態への切り換わり時刻（計算
上は時刻ｔ１６）より遅くなってしまう。すなわち、時
刻ｔ４以降は全て判定状態となりプリチャージ状態が現
われず、回路が誤動作してしまう。このような誤動作を
起こさないようにするには、クロック信号φの周期を大
きく、すなわち動作周波数を小さくしてもよいが、これ
は高速化と相反する。
【０００８】本発明の目的は、判定状態への切り換わり
を高速化するために、プリチャージ状態時にオンする論
理ブロックのオン抵抗より判定状態時にオンする論理ブ
ロックのオン抵抗より小さくした半導体論理回路の低消
費電力化及び誤動作防止にある。
を高速化するために、プリチャージ状態時にオンする論
理ブロックのオン抵抗より判定状態時にオンする論理ブ
ロックのオン抵抗より小さくした半導体論理回路の低消
費電力化及び誤動作防止にある。
【０００９】
【課題を解決するための手段】上記目的は、クロック信
号φに応じてプリチャージ状態と判定状態を繰り返す第
１の論理ゲートＰＣと、該第１の論理ゲートの出力に接
続され、縦続に接続されたｎ（ｎは正の整数）段の論理
ゲートから成る論理ゲートブロックＧＢと、該論理ゲー
トブロックの出力に接続される第２の論理ゲートＲＣと
で構成される半導体論理回路において、上記論理ゲート
ブロック内の少なくとも１つの論理ゲートをプリチャー
ジ状態時にオンする論理ブロックと判定状態時にオンす
る論理ブロックとで構成し、プリチャージ状態時にオン
する論理ブロックのオン抵抗より判定状態時にオンする
論理ブロックのオン抵抗を小さくし、かつ上記第２の論
理ゲートに判定状態時に強制的にプリチャージ状態にリ
セットする手段を付加することにより達成される。
号φに応じてプリチャージ状態と判定状態を繰り返す第
１の論理ゲートＰＣと、該第１の論理ゲートの出力に接
続され、縦続に接続されたｎ（ｎは正の整数）段の論理
ゲートから成る論理ゲートブロックＧＢと、該論理ゲー
トブロックの出力に接続される第２の論理ゲートＲＣと
で構成される半導体論理回路において、上記論理ゲート
ブロック内の少なくとも１つの論理ゲートをプリチャー
ジ状態時にオンする論理ブロックと判定状態時にオンす
る論理ブロックとで構成し、プリチャージ状態時にオン
する論理ブロックのオン抵抗より判定状態時にオンする
論理ブロックのオン抵抗を小さくし、かつ上記第２の論
理ゲートに判定状態時に強制的にプリチャージ状態にリ
セットする手段を付加することにより達成される。
【００１０】上記のように、第２の論理ゲートに判定状
態時に強制的にプリチャージ状態にリセットする手段を
付加すると、判定状態の期間を低減でき、その分消費電
力を低減できる。さらに、出力のプリチャージ状態への
切り換わり時刻が次の判定状態への切り換わり時刻より
遅くなり回路が誤動作するのを防止できる。
態時に強制的にプリチャージ状態にリセットする手段を
付加すると、判定状態の期間を低減でき、その分消費電
力を低減できる。さらに、出力のプリチャージ状態への
切り換わり時刻が次の判定状態への切り換わり時刻より
遅くなり回路が誤動作するのを防止できる。
【００１１】
【発明の実施の形態】図１は本発明の第１の実施例を示
す図である。本例では本発明に従って、クロック信号φ
に応じてプリチャージ状態と判定状態を繰り返す第１の
論理ゲートＰＣと、第１の論理ゲートの出力に接続さ
れ、縦続に接続された２段の論理ゲート（本例ではイン
バータ）から成る論理ゲートブロックＧＢと、論理ゲー
トブロックＧＢの出力に接続される第２の論理ゲートＲ
Ｃとで構成される半導体論理回路において、上記第２の
論理ゲートＲＣに判定状態時に強制的にプリチャージ状
態にリセットする手段を付加している。すなわち、上記
第２の論理ゲートは、遅延回路ＩＶＡとＮＯＲゲートＮ
ＯＡとを含んで構成され、上記遅延回路ＩＶＡの入力は
上記論理ゲートブロックＧＢの出力に接続され、上記Ｎ
ＯＲゲートＮＯＡのそれぞれの入力は上記論理ゲートブ
ロックＧＢの出力と上記遅延回路ＩＶＡの出力とに接続
されている。
す図である。本例では本発明に従って、クロック信号φ
に応じてプリチャージ状態と判定状態を繰り返す第１の
論理ゲートＰＣと、第１の論理ゲートの出力に接続さ
れ、縦続に接続された２段の論理ゲート（本例ではイン
バータ）から成る論理ゲートブロックＧＢと、論理ゲー
トブロックＧＢの出力に接続される第２の論理ゲートＲ
Ｃとで構成される半導体論理回路において、上記第２の
論理ゲートＲＣに判定状態時に強制的にプリチャージ状
態にリセットする手段を付加している。すなわち、上記
第２の論理ゲートは、遅延回路ＩＶＡとＮＯＲゲートＮ
ＯＡとを含んで構成され、上記遅延回路ＩＶＡの入力は
上記論理ゲートブロックＧＢの出力に接続され、上記Ｎ
ＯＲゲートＮＯＡのそれぞれの入力は上記論理ゲートブ
ロックＧＢの出力と上記遅延回路ＩＶＡの出力とに接続
されている。
【００１２】本回路で、入力信号Ａ１及びＡ２により論
理ブロックＬＢＬがオンしている場合の動作波形を図２
のφ，ＰＯ，ＲＯ（１）として示す。時刻ｔ０〜ｔ２の
間はクロック信号φがＬレベルでありＰＣはプリチャー
ジ状態にある。この時ＰＯはＨレベル、ＲＯ（１）はＬ
レベルとなっている。次に、時刻ｔ２にφがＨレベルに
切り換わるとＰＣは判定状態となり、これに対応してＰ
Ｏは時刻ｔ３にＬレベル、ＲＯ（１）は時刻ｔ６にＨレ
ベルに切り換わる。しかし上記第２の論理ゲートＲＣに
判定状態時に強制的にプリチャージ状態にリセットする
手段を付加しているので、ＲＯ（１）は時刻ｔ７に再び
Ｌレベルに切り換わりプリチャージ状態となる。次に、
時刻ｔ８にφがＬレベルに切り換わるとＰＣは再びプリ
チャージ状態となり、これに対応してＰＯは時刻ｔ９に
Ｈレベルに切り換わる。この時ＲＯ（１）は既にＬレベ
ルなので切り換わりは起こらない。
理ブロックＬＢＬがオンしている場合の動作波形を図２
のφ，ＰＯ，ＲＯ（１）として示す。時刻ｔ０〜ｔ２の
間はクロック信号φがＬレベルでありＰＣはプリチャー
ジ状態にある。この時ＰＯはＨレベル、ＲＯ（１）はＬ
レベルとなっている。次に、時刻ｔ２にφがＨレベルに
切り換わるとＰＣは判定状態となり、これに対応してＰ
Ｏは時刻ｔ３にＬレベル、ＲＯ（１）は時刻ｔ６にＨレ
ベルに切り換わる。しかし上記第２の論理ゲートＲＣに
判定状態時に強制的にプリチャージ状態にリセットする
手段を付加しているので、ＲＯ（１）は時刻ｔ７に再び
Ｌレベルに切り換わりプリチャージ状態となる。次に、
時刻ｔ８にφがＬレベルに切り換わるとＰＣは再びプリ
チャージ状態となり、これに対応してＰＯは時刻ｔ９に
Ｈレベルに切り換わる。この時ＲＯ（１）は既にＬレベ
ルなので切り換わりは起こらない。
【００１３】この回路において、判定状態への切り換わ
りを高速化するには、縦続に接続された論理ゲート（本
例ではインバータ）内のプリチャージ状態時にオンする
論理ブロックのオン抵抗より判定状態時にオンする論理
ブロックのオン抵抗を小さくすればよい。すなわち、Ｉ
Ｖ１内のＰＭＯＳのゲート幅を大きく、ＮＭＯＳのゲー
ト幅を小さく、またＩＶ２内のＰＭＯＳのゲート幅を小
さく、ＮＭＯＳのゲート幅を大きくすればよい。このよ
うに、オン抵抗に差をつけた場合の動作波形を、図２の
ＲＯ（２）として示す。同図より、判定状態時にオンす
る論理ブロックのオン抵抗を小さくしたので、ＲＯの判
定状態への切り換わりが時刻ｔ６から時刻ｔ５に高速化
されていることがわかる。またこれに伴い、ＲＯのプリ
チャージ状態への切り換わりも時刻ｔ７から時刻ｔ６に
高速化されていることがわかる。このため、判定状態の
期間は増加せず一定になっている。従って、本例の出力
ＲＯでプリチャージ状態での消費電力が小さく、判定状
態での消費電力が大きい回路、例えばメモリのワード線
を駆動しても、消費電力が増加することはない。すなわ
ち、上記第１の問題点を解決できる。
りを高速化するには、縦続に接続された論理ゲート（本
例ではインバータ）内のプリチャージ状態時にオンする
論理ブロックのオン抵抗より判定状態時にオンする論理
ブロックのオン抵抗を小さくすればよい。すなわち、Ｉ
Ｖ１内のＰＭＯＳのゲート幅を大きく、ＮＭＯＳのゲー
ト幅を小さく、またＩＶ２内のＰＭＯＳのゲート幅を小
さく、ＮＭＯＳのゲート幅を大きくすればよい。このよ
うに、オン抵抗に差をつけた場合の動作波形を、図２の
ＲＯ（２）として示す。同図より、判定状態時にオンす
る論理ブロックのオン抵抗を小さくしたので、ＲＯの判
定状態への切り換わりが時刻ｔ６から時刻ｔ５に高速化
されていることがわかる。またこれに伴い、ＲＯのプリ
チャージ状態への切り換わりも時刻ｔ７から時刻ｔ６に
高速化されていることがわかる。このため、判定状態の
期間は増加せず一定になっている。従って、本例の出力
ＲＯでプリチャージ状態での消費電力が小さく、判定状
態での消費電力が大きい回路、例えばメモリのワード線
を駆動しても、消費電力が増加することはない。すなわ
ち、上記第１の問題点を解決できる。
【００１４】次に、本例では上記第２の問題点も解決で
きていることを述べる。本例において判定状態への切り
換わりをさらに高速化するために、プリチャージ状態時
にオンする論理ブロックのオン抵抗と判定状態時にオン
する論理ブロックのオン抵抗との差をさらに大きくした
場合の動作波形を、図２のＲＯ（３）として示す。同図
より、判定状態時にオンする論理ブロックのオン抵抗を
さらに小さくしたので、ＲＯの判定状態への切り換わり
が時刻ｔ５から時刻ｔ４にさらに高速化されていること
がわかる。一方ＲＯのプリチャージ状態への切り換わり
も、先程と同様に、時刻ｔ６から時刻ｔ５に高速化され
ている。従って、前述したように、ＲＯのプリチャージ
状態への切り換わりが、次の判定状態への切り換わりよ
り遅くなってしまい、プリチャージ状態が現われず、こ
のため回路が誤動作してしまうことはない。
きていることを述べる。本例において判定状態への切り
換わりをさらに高速化するために、プリチャージ状態時
にオンする論理ブロックのオン抵抗と判定状態時にオン
する論理ブロックのオン抵抗との差をさらに大きくした
場合の動作波形を、図２のＲＯ（３）として示す。同図
より、判定状態時にオンする論理ブロックのオン抵抗を
さらに小さくしたので、ＲＯの判定状態への切り換わり
が時刻ｔ５から時刻ｔ４にさらに高速化されていること
がわかる。一方ＲＯのプリチャージ状態への切り換わり
も、先程と同様に、時刻ｔ６から時刻ｔ５に高速化され
ている。従って、前述したように、ＲＯのプリチャージ
状態への切り換わりが、次の判定状態への切り換わりよ
り遅くなってしまい、プリチャージ状態が現われず、こ
のため回路が誤動作してしまうことはない。
【００１５】図５は本発明の第２の実施例を示す図であ
る。本例が図１と異なるのは、クロック信号φに応じて
プリチャージ状態と判定状態を繰り返す第１の論理ゲー
トＰＣの構成のみである。すなわち図１では論理ブロッ
クＬＢＬをトランジスタＰ１とＮ１の間に挿入していた
のに対し、本例ではＬＢＬをＮ１とＶＳＳとの間に挿入
している。ＰＣをこのように構成しても、図１で述べた
議論が同様に成立する。すなわち、論理ゲートブロック
ＧＢ内の少なくとも１つの論理ゲートをプリチャージ状
態時にオンする論理ブロックと判定状態時にオンする論
理ブロックとで構成し、判定状態への切り換わりを高速
化するために、プリチャージ状態時にオンする論理ブロ
ックのオン抵抗より判定状態時にオンする論理ブロック
のオン抵抗を小さくした場合に、本例の出力ＲＯでプリ
チャージ状態での消費電力が小さく、判定状態での消費
電力が大きい回路を駆動しても、消費電力が増加するこ
とはない。また、判定状態への切り換わりをさらに高速
化するために、上記オン抵抗の差をさらに大きくした場
合にも、回路が誤動作してしまうことはない。
る。本例が図１と異なるのは、クロック信号φに応じて
プリチャージ状態と判定状態を繰り返す第１の論理ゲー
トＰＣの構成のみである。すなわち図１では論理ブロッ
クＬＢＬをトランジスタＰ１とＮ１の間に挿入していた
のに対し、本例ではＬＢＬをＮ１とＶＳＳとの間に挿入
している。ＰＣをこのように構成しても、図１で述べた
議論が同様に成立する。すなわち、論理ゲートブロック
ＧＢ内の少なくとも１つの論理ゲートをプリチャージ状
態時にオンする論理ブロックと判定状態時にオンする論
理ブロックとで構成し、判定状態への切り換わりを高速
化するために、プリチャージ状態時にオンする論理ブロ
ックのオン抵抗より判定状態時にオンする論理ブロック
のオン抵抗を小さくした場合に、本例の出力ＲＯでプリ
チャージ状態での消費電力が小さく、判定状態での消費
電力が大きい回路を駆動しても、消費電力が増加するこ
とはない。また、判定状態への切り換わりをさらに高速
化するために、上記オン抵抗の差をさらに大きくした場
合にも、回路が誤動作してしまうことはない。
【００１６】図６は本発明の第３の実施例を示す図であ
る。本例は図５の論理ゲートＰＣ内の論理ブロックＬＢ
Ｌの具体的な構成例を示している。本例ではＬＮＬをｎ
形論理ブロックで構成し、関数ＰＯ＝／（Ａ・Ｂ＋Ｃ・
（Ｄ＋Ｅ））を実現する例を示している。
る。本例は図５の論理ゲートＰＣ内の論理ブロックＬＢ
Ｌの具体的な構成例を示している。本例ではＬＮＬをｎ
形論理ブロックで構成し、関数ＰＯ＝／（Ａ・Ｂ＋Ｃ・
（Ｄ＋Ｅ））を実現する例を示している。
【００１７】図７は本発明の第４の実施例を示す図であ
る。本例は図５の論理ゲートＰＣ内の論理ブロックＬＢ
Ｌの具体的な構成例を示している。本例ではＬＮＬをＣ
ＭＯＳ形論理ブロックで構成し、関数ＰＯ＝／（Ａ・Ｂ
＋Ｃ・（Ｄ＋Ｅ））を実現する例を示している。
る。本例は図５の論理ゲートＰＣ内の論理ブロックＬＢ
Ｌの具体的な構成例を示している。本例ではＬＮＬをＣ
ＭＯＳ形論理ブロックで構成し、関数ＰＯ＝／（Ａ・Ｂ
＋Ｃ・（Ｄ＋Ｅ））を実現する例を示している。
【００１８】図８は本発明の第５の実施例を示す図であ
る。本例が図５と異なるのは、縦続に接続された論理ゲ
ートから成る論理ゲートブロックＧＢの構成のみであ
る。すなわち図５では論理ゲートブロックＧＢを２段の
インバータで構成していたのに対し、本例ではＧＢをＮ
ＯＲゲートＮＯ１とＮＡＮＤゲートＮＡ２で構成してい
る。ＧＢをこのように構成しても、図１で述べた議論が
同様に成立する。すなわち、判定状態への切り換わりを
高速化するために、論理ゲートブロックＧＢ内の論理ゲ
ートを構成する論理ブロックのオン抵抗に差をつけた場
合に、本例の出力ＲＯでプリチャージ状態での消費電力
が小さく、判定状態での消費電力が大きい回路を駆動し
ても、消費電力が増加することはない。また、判定状態
への切り換わりをさらに高速化するために、上記オン抵
抗の差をさらに大きくした場合にも、回路が誤動作して
しまうことはない。
る。本例が図５と異なるのは、縦続に接続された論理ゲ
ートから成る論理ゲートブロックＧＢの構成のみであ
る。すなわち図５では論理ゲートブロックＧＢを２段の
インバータで構成していたのに対し、本例ではＧＢをＮ
ＯＲゲートＮＯ１とＮＡＮＤゲートＮＡ２で構成してい
る。ＧＢをこのように構成しても、図１で述べた議論が
同様に成立する。すなわち、判定状態への切り換わりを
高速化するために、論理ゲートブロックＧＢ内の論理ゲ
ートを構成する論理ブロックのオン抵抗に差をつけた場
合に、本例の出力ＲＯでプリチャージ状態での消費電力
が小さく、判定状態での消費電力が大きい回路を駆動し
ても、消費電力が増加することはない。また、判定状態
への切り換わりをさらに高速化するために、上記オン抵
抗の差をさらに大きくした場合にも、回路が誤動作して
しまうことはない。
【００１９】図９は本発明の第６の実施例を示す図であ
る。本例が図５と異なるのは、論理ゲートブロックＧＢ
の構成とこの論理ゲートブロックの出力に接続される第
２の論理ゲートＲＣの構成である。すなわち、図５では
論理ゲートブロックＧＢを縦続に接続された２段の論理
ゲート（インバータ）で構成していたのに対し、本例で
はＧＢを３段の論理ゲート（インバータ）で構成してい
る。このようにすると、ＧＢの出力ＧＯのプリチャージ
状態と判定状態でのレベルが逆になる。従って、これに
対応させて、図５では論理ゲートＲＣを遅延回路ＩＶＡ
とＮＯＲゲートＮＯＡとで構成していたのに対し、本例
ではＲＣを遅延回路ＩＶＡとＮＡＮＤゲートＮＡＡとで
構成している。このように、論理ゲートブロックＧＢ内
の縦続接続された論理ゲートの段数が異なる場合でも、
それに対応させて論理ゲートＲＣの構成を変更すれば、
図１で述べた議論が同様に成立する。すなわち、判定状
態への切り換わりを高速化するために、論理ゲートブロ
ックＧＢ内の論理ゲートを構成する論理ブロックのオン
抵抗に差をつけた場合に、本例の出力ＲＯでプリチャー
ジ状態での消費電力が小さく、判定状態での消費電力が
大きい回路を駆動しても、消費電力が増加することはな
い。また、判定状態への切り換わりをさらに高速化する
ために、上記オン抵抗の差をさらに大きくした場合に
も、回路が誤動作してしまうことはない。
る。本例が図５と異なるのは、論理ゲートブロックＧＢ
の構成とこの論理ゲートブロックの出力に接続される第
２の論理ゲートＲＣの構成である。すなわち、図５では
論理ゲートブロックＧＢを縦続に接続された２段の論理
ゲート（インバータ）で構成していたのに対し、本例で
はＧＢを３段の論理ゲート（インバータ）で構成してい
る。このようにすると、ＧＢの出力ＧＯのプリチャージ
状態と判定状態でのレベルが逆になる。従って、これに
対応させて、図５では論理ゲートＲＣを遅延回路ＩＶＡ
とＮＯＲゲートＮＯＡとで構成していたのに対し、本例
ではＲＣを遅延回路ＩＶＡとＮＡＮＤゲートＮＡＡとで
構成している。このように、論理ゲートブロックＧＢ内
の縦続接続された論理ゲートの段数が異なる場合でも、
それに対応させて論理ゲートＲＣの構成を変更すれば、
図１で述べた議論が同様に成立する。すなわち、判定状
態への切り換わりを高速化するために、論理ゲートブロ
ックＧＢ内の論理ゲートを構成する論理ブロックのオン
抵抗に差をつけた場合に、本例の出力ＲＯでプリチャー
ジ状態での消費電力が小さく、判定状態での消費電力が
大きい回路を駆動しても、消費電力が増加することはな
い。また、判定状態への切り換わりをさらに高速化する
ために、上記オン抵抗の差をさらに大きくした場合に
も、回路が誤動作してしまうことはない。
【００２０】図１０は本発明の第７の実施例を示す図で
ある。本例が図５と異なるのは、クロック信号φに応じ
てプリチャージ状態と判定状態を繰り返す第１の論理ゲ
ートＰＣの構成と論理ゲートブロックＧＢの出力に接続
される第２の論理ゲートＲＣの構成である。すなわち、
図５では論理ブロックＬＢＬをＮ１とＶＳＳとの間に挿
入していたのに対し、本例では論理ブロックＬＢＬをＰ
１とＶＤＤとの間に挿入している。このようにすると、
ＰＣの出力ＰＯのプリチャージ状態と判定状態でのレベ
ルが逆になる。従って、これに対応させて、図５では論
理ゲートＲＣを遅延回路ＩＶＡとＮＯＲゲートＮＯＡと
で構成していたのに対し、本例ではＲＣを遅延回路ＩＶ
ＡとＮＡＮＤゲートＮＡＡとで構成している。このよう
に、論理ゲートＰＣの出力ＰＯのプリチャージ状態と判
定状態でのレベル関係が異なる場合でも、それに対応さ
せて論理ゲートＲＣの構成を変更すれば、図１で述べた
議論が同様に成立する。すなわち、判定状態への切り換
わりを高速化するために、論理ゲートブロックＧＢ内の
論理ゲートを構成する論理ブロックのオン抵抗に差をつ
けた場合に、本例の出力ＲＯでプリチャージ状態での消
費電力が小さく、判定状態での消費電力が大きい回路を
駆動しても、消費電力が増加することはない。また、判
定状態への切り換わりをさらに高速化するために、上記
オン抵抗の差をさらに大きくした場合にも、回路が誤動
作してしまうことはない。
ある。本例が図５と異なるのは、クロック信号φに応じ
てプリチャージ状態と判定状態を繰り返す第１の論理ゲ
ートＰＣの構成と論理ゲートブロックＧＢの出力に接続
される第２の論理ゲートＲＣの構成である。すなわち、
図５では論理ブロックＬＢＬをＮ１とＶＳＳとの間に挿
入していたのに対し、本例では論理ブロックＬＢＬをＰ
１とＶＤＤとの間に挿入している。このようにすると、
ＰＣの出力ＰＯのプリチャージ状態と判定状態でのレベ
ルが逆になる。従って、これに対応させて、図５では論
理ゲートＲＣを遅延回路ＩＶＡとＮＯＲゲートＮＯＡと
で構成していたのに対し、本例ではＲＣを遅延回路ＩＶ
ＡとＮＡＮＤゲートＮＡＡとで構成している。このよう
に、論理ゲートＰＣの出力ＰＯのプリチャージ状態と判
定状態でのレベル関係が異なる場合でも、それに対応さ
せて論理ゲートＲＣの構成を変更すれば、図１で述べた
議論が同様に成立する。すなわち、判定状態への切り換
わりを高速化するために、論理ゲートブロックＧＢ内の
論理ゲートを構成する論理ブロックのオン抵抗に差をつ
けた場合に、本例の出力ＲＯでプリチャージ状態での消
費電力が小さく、判定状態での消費電力が大きい回路を
駆動しても、消費電力が増加することはない。また、判
定状態への切り換わりをさらに高速化するために、上記
オン抵抗の差をさらに大きくした場合にも、回路が誤動
作してしまうことはない。
【００２１】図１１は本発明の第８の実施例を示す図で
ある。本例が図５と異なるのは、論理ゲートブロックＧ
Ｂの出力に接続される第２の論理ゲートＲＣの構成のみ
である。すなわち図５では論理ゲートＲＣを遅延回路Ｉ
ＶＡとＮＯＲゲートＮＯＡとで構成していたのに対し、
本例ではＲＣをＮＯＲゲートＮＯＡのみで構成し、入力
の１つに制御信号ＲＳを入力している。ＲＣをこのよう
に構成し、制御信号ＲＳでＲＣを判定状態時に強制的に
プリチャージ状態にリセットすることにより、本例でも
図１で述べた議論が同様に成立する。すなわち、判定状
態への切り換わりを高速化するために、論理ゲートブロ
ックＧＢ内の論理ゲートを構成する論理ブロックのオン
抵抗に差をつけた場合に、本例の出力ＲＯでプリチャー
ジ状態での消費電力が小さく、判定状態での消費電力が
大きい回路を駆動しても、消費電力が増加することはな
い。また、判定状態への切り換わりをさらに高速化する
ために、上記オン抵抗の差をさらに大きくした場合に
も、回路が誤動作してしまうことはない。
ある。本例が図５と異なるのは、論理ゲートブロックＧ
Ｂの出力に接続される第２の論理ゲートＲＣの構成のみ
である。すなわち図５では論理ゲートＲＣを遅延回路Ｉ
ＶＡとＮＯＲゲートＮＯＡとで構成していたのに対し、
本例ではＲＣをＮＯＲゲートＮＯＡのみで構成し、入力
の１つに制御信号ＲＳを入力している。ＲＣをこのよう
に構成し、制御信号ＲＳでＲＣを判定状態時に強制的に
プリチャージ状態にリセットすることにより、本例でも
図１で述べた議論が同様に成立する。すなわち、判定状
態への切り換わりを高速化するために、論理ゲートブロ
ックＧＢ内の論理ゲートを構成する論理ブロックのオン
抵抗に差をつけた場合に、本例の出力ＲＯでプリチャー
ジ状態での消費電力が小さく、判定状態での消費電力が
大きい回路を駆動しても、消費電力が増加することはな
い。また、判定状態への切り換わりをさらに高速化する
ために、上記オン抵抗の差をさらに大きくした場合に
も、回路が誤動作してしまうことはない。
【００２２】図１２は本発明の第９の実施例を示す図で
ある。本例が図５と異なるのは、論理ゲートブロックＧ
Ｂの出力に接続される第２の論理ゲートＲＣの構成のみ
である。すなわち図５では論理ゲートＲＣ内の遅延回路
をインバータＩＶＡで構成していたのに対し、本例では
ＲＣ内の遅延回路をＮＡＮＤゲートＮＡＡで構成し、入
力の１つに制御信号ＤＡを入力している。本例でＤＡが
Ｈレベルの場合は、図１で述べた議論が同様に成立す
る。すなわち、判定状態への切り換わりを高速化するた
めに、論理ゲートブロックＧＢ内の論理ゲートを構成す
る論理ブロックのオン抵抗に差をつけた場合に、本例の
出力ＲＯでプリチャージ状態での消費電力が小さく、判
定状態での消費電力が大きい回路を駆動しても、消費電
力が増加することはない。また、判定状態への切り換わ
りをさらに高速化するために、上記オン抵抗の差をさら
に大きくした場合にも、回路が誤動作してしまうことは
ない。また、本例では、ＤＡをＬレベルに制御すること
により、ＲＣを自由にプリチャージ状態にリセットでき
る。従って、ＲＯで、例えばメモリのワード線を駆動す
る場合に、そのワード線が不良ワード線ならば、ＤＡを
Ｌレベルに制御し、このワード線を強制的に選択できな
いようにできる。
ある。本例が図５と異なるのは、論理ゲートブロックＧ
Ｂの出力に接続される第２の論理ゲートＲＣの構成のみ
である。すなわち図５では論理ゲートＲＣ内の遅延回路
をインバータＩＶＡで構成していたのに対し、本例では
ＲＣ内の遅延回路をＮＡＮＤゲートＮＡＡで構成し、入
力の１つに制御信号ＤＡを入力している。本例でＤＡが
Ｈレベルの場合は、図１で述べた議論が同様に成立す
る。すなわち、判定状態への切り換わりを高速化するた
めに、論理ゲートブロックＧＢ内の論理ゲートを構成す
る論理ブロックのオン抵抗に差をつけた場合に、本例の
出力ＲＯでプリチャージ状態での消費電力が小さく、判
定状態での消費電力が大きい回路を駆動しても、消費電
力が増加することはない。また、判定状態への切り換わ
りをさらに高速化するために、上記オン抵抗の差をさら
に大きくした場合にも、回路が誤動作してしまうことは
ない。また、本例では、ＤＡをＬレベルに制御すること
により、ＲＣを自由にプリチャージ状態にリセットでき
る。従って、ＲＯで、例えばメモリのワード線を駆動す
る場合に、そのワード線が不良ワード線ならば、ＤＡを
Ｌレベルに制御し、このワード線を強制的に選択できな
いようにできる。
【００２３】図１３は本発明の第１０の実施例を示す図
である。本例が図５と異なるのは、縦続に接続された論
理ゲートから成る論理ゲートブロックＧＢの構成とＧＢ
を駆動するＰＣ２を付加した点のみである。すなわち図
５では論理ゲートブロックＧＢを２段のインバータで構
成していたのに対し、本例ではＧＢをＮＡＮＤゲートＮ
Ａ１とインバータＩＶ２で構成している。また、ＮＡＮ
ＤゲートＮＡ１の１つの入力を、ＰＣ１と同様にクロッ
ク信号φに応じてプリチャージ状態と判定状態を繰り返
す論理ゲートＰＣ２の出力に接続している。論理回路を
このように構成しても、図１で述べた議論が同様に成立
する。すなわち、判定状態への切り換わりを高速化する
ために、論理ゲートブロックＧＢ内の論理ゲートを構成
する論理ブロックのオン抵抗に差をつけた場合に、本例
の出力ＲＯでプリチャージ状態での消費電力が小さく、
判定状態での消費電力が大きい回路を駆動しても、消費
電力が増加することはない。また、判定状態への切り換
わりをさらに高速化するために、上記オン抵抗の差をさ
らに大きくした場合にも、回路が誤動作してしまうこと
はない。
である。本例が図５と異なるのは、縦続に接続された論
理ゲートから成る論理ゲートブロックＧＢの構成とＧＢ
を駆動するＰＣ２を付加した点のみである。すなわち図
５では論理ゲートブロックＧＢを２段のインバータで構
成していたのに対し、本例ではＧＢをＮＡＮＤゲートＮ
Ａ１とインバータＩＶ２で構成している。また、ＮＡＮ
ＤゲートＮＡ１の１つの入力を、ＰＣ１と同様にクロッ
ク信号φに応じてプリチャージ状態と判定状態を繰り返
す論理ゲートＰＣ２の出力に接続している。論理回路を
このように構成しても、図１で述べた議論が同様に成立
する。すなわち、判定状態への切り換わりを高速化する
ために、論理ゲートブロックＧＢ内の論理ゲートを構成
する論理ブロックのオン抵抗に差をつけた場合に、本例
の出力ＲＯでプリチャージ状態での消費電力が小さく、
判定状態での消費電力が大きい回路を駆動しても、消費
電力が増加することはない。また、判定状態への切り換
わりをさらに高速化するために、上記オン抵抗の差をさ
らに大きくした場合にも、回路が誤動作してしまうこと
はない。
【００２４】図１４は本発明の第１１の実施例を示す図
である。本例が図５と異なるのは、縦続に接続された論
理ゲートから成る論理ゲートブロックＧＢの構成とＧＢ
を駆動するＰＣ２とＧＢ２を付加した点のみである。す
なわち図５では論理ゲートブロックＧＢを２段のインバ
ータで構成していたのに対し、本例ではＧＢ１をインバ
ータＩＶ１とＮＯＲゲートＮＯ２で構成している。ま
た、ＮＯＲゲートＮＯ２の１つの入力を、ＰＣ１と同様
にクロック信号φに応じてプリチャージ状態と判定状態
を繰り返す論理ゲートＰＣ２の出力に接続された論理ゲ
ートブロックＧＢ２の出力に接続している。論理回路を
このように構成しても、図１で述べた議論が同様に成立
する。すなわち、判定状態への切り換わりを高速化する
ために、論理ゲートブロックＧＢ内の論理ゲートを構成
する論理ブロックのオン抵抗に差をつけた場合に、本例
の出力ＲＯでプリチャージ状態での消費電力が小さく、
判定状態での消費電力が大きい回路を駆動しても、消費
電力が増加することはない。また、判定状態への切り換
わりをさらに高速化するために、上記オン抵抗の差をさ
らに大きくした場合にも、回路が誤動作してしまうこと
はない。
である。本例が図５と異なるのは、縦続に接続された論
理ゲートから成る論理ゲートブロックＧＢの構成とＧＢ
を駆動するＰＣ２とＧＢ２を付加した点のみである。す
なわち図５では論理ゲートブロックＧＢを２段のインバ
ータで構成していたのに対し、本例ではＧＢ１をインバ
ータＩＶ１とＮＯＲゲートＮＯ２で構成している。ま
た、ＮＯＲゲートＮＯ２の１つの入力を、ＰＣ１と同様
にクロック信号φに応じてプリチャージ状態と判定状態
を繰り返す論理ゲートＰＣ２の出力に接続された論理ゲ
ートブロックＧＢ２の出力に接続している。論理回路を
このように構成しても、図１で述べた議論が同様に成立
する。すなわち、判定状態への切り換わりを高速化する
ために、論理ゲートブロックＧＢ内の論理ゲートを構成
する論理ブロックのオン抵抗に差をつけた場合に、本例
の出力ＲＯでプリチャージ状態での消費電力が小さく、
判定状態での消費電力が大きい回路を駆動しても、消費
電力が増加することはない。また、判定状態への切り換
わりをさらに高速化するために、上記オン抵抗の差をさ
らに大きくした場合にも、回路が誤動作してしまうこと
はない。
【００２５】図１５は本発明の第１２の実施例を示す図
である。本例は本発明をメモリのデコーダに適用した例
を示している。本例で、Ａ０〜Ａ３はアドレス入力信
号、Ｗ０〜Ｗ１５はワード線駆動信号、ＡＢはアドレス
バッファ、ＰＤはプリデコーダ、ＷＤはワード線駆動回
路である。本デコーダはアドレス入力信号Ａ０〜Ａ３に
応じてワード線Ｗ０〜Ｗ１５の中の１本のみが選択駆動
されるように論理が組まれている。本例ではＡＢ，Ｐ
Ｄ，ＷＤが、例えば図５のＰＣ，ＧＢ，ＲＣに概略対応
している。従って、本例でも図１で述べた議論が同様に
成立する。すなわち、高速化するためにデコーダ内の論
理ゲートを構成する論理ブロックのオン抵抗に差をつけ
た場合に、消費電力が増加することはない。また、さら
に高速化するために、上記オン抵抗の差をさらに大きく
した場合にも、デコーダが誤動作してしまうことはな
い。
である。本例は本発明をメモリのデコーダに適用した例
を示している。本例で、Ａ０〜Ａ３はアドレス入力信
号、Ｗ０〜Ｗ１５はワード線駆動信号、ＡＢはアドレス
バッファ、ＰＤはプリデコーダ、ＷＤはワード線駆動回
路である。本デコーダはアドレス入力信号Ａ０〜Ａ３に
応じてワード線Ｗ０〜Ｗ１５の中の１本のみが選択駆動
されるように論理が組まれている。本例ではＡＢ，Ｐ
Ｄ，ＷＤが、例えば図５のＰＣ，ＧＢ，ＲＣに概略対応
している。従って、本例でも図１で述べた議論が同様に
成立する。すなわち、高速化するためにデコーダ内の論
理ゲートを構成する論理ブロックのオン抵抗に差をつけ
た場合に、消費電力が増加することはない。また、さら
に高速化するために、上記オン抵抗の差をさらに大きく
した場合にも、デコーダが誤動作してしまうことはな
い。
【００２６】図１６は本発明の第１３の実施例を示す図
である。本例は図１５のデコーダ内の論理ゲートを電界
効果トランジスタで構成した場合の一例を示している。
である。本例は図１５のデコーダ内の論理ゲートを電界
効果トランジスタで構成した場合の一例を示している。
【００２７】図１７は本発明の第１４の実施例を示す図
である。本例は本発明をメモリのデコーダに適用した他
の例を示している。本例が図１５と異なるのは、図１５
ではアドレスバッファＡＢ全てをクロック信号φに応じ
てプリチャージ状態と判定状態を繰り返す論理ゲートで
構成していたのに対し、本例ではアドレスバッファＡＢ
０のみをクロック信号φに応じてプリチャージ状態と判
定状態を繰り返す論理ゲートで構成し、アドレスバッフ
ァＡＢ１は通常の論理ゲートで構成している点である。
デコーダをこのように構成しても、図１で述べた本発明
の効果が同様に得られる。
である。本例は本発明をメモリのデコーダに適用した他
の例を示している。本例が図１５と異なるのは、図１５
ではアドレスバッファＡＢ全てをクロック信号φに応じ
てプリチャージ状態と判定状態を繰り返す論理ゲートで
構成していたのに対し、本例ではアドレスバッファＡＢ
０のみをクロック信号φに応じてプリチャージ状態と判
定状態を繰り返す論理ゲートで構成し、アドレスバッフ
ァＡＢ１は通常の論理ゲートで構成している点である。
デコーダをこのように構成しても、図１で述べた本発明
の効果が同様に得られる。
【００２８】図１８は本発明の第１５の実施例を示す図
である。本例は本発明をメモリのデコーダに適用した他
の例を示している。本例が図１５と異なる点は、図１５
ではアドレスバッファＡＢをクロック信号φに応じてプ
リチャージ状態と判定状態を繰り返す論理ゲートで構成
していたのに対し、本例ではプリデコーダＰＤ１をクロ
ック信号φに応じてプリチャージ状態と判定状態を繰り
返す論理ゲートで構成している点と図１５ではワード線
駆動回路内の遅延回路をインバータで構成していたのに
対し、本例では遅延回路をＮＡＮＤゲートで構成し、Ｎ
ＡＮＤゲートの入力の１つに制御信号ＤＷ０を入力して
いる点である。デコーダをこのように構成しても、図１
で述べた本発明の効果が同様に得られる。また、本例で
は、ＤＷ０をＬレベルに制御することにより、ワード線
Ｗ０を自由にプリチャージ状態にリセットできる。すな
わち、Ｗ０が不良ワード線ならば、ＤＷ０をＬレベルに
制御し、このワード線を強制的に選択できないようにで
きる。
である。本例は本発明をメモリのデコーダに適用した他
の例を示している。本例が図１５と異なる点は、図１５
ではアドレスバッファＡＢをクロック信号φに応じてプ
リチャージ状態と判定状態を繰り返す論理ゲートで構成
していたのに対し、本例ではプリデコーダＰＤ１をクロ
ック信号φに応じてプリチャージ状態と判定状態を繰り
返す論理ゲートで構成している点と図１５ではワード線
駆動回路内の遅延回路をインバータで構成していたのに
対し、本例では遅延回路をＮＡＮＤゲートで構成し、Ｎ
ＡＮＤゲートの入力の１つに制御信号ＤＷ０を入力して
いる点である。デコーダをこのように構成しても、図１
で述べた本発明の効果が同様に得られる。また、本例で
は、ＤＷ０をＬレベルに制御することにより、ワード線
Ｗ０を自由にプリチャージ状態にリセットできる。すな
わち、Ｗ０が不良ワード線ならば、ＤＷ０をＬレベルに
制御し、このワード線を強制的に選択できないようにで
きる。
【００２９】
【発明の効果】以上述べてきたように、本発明を用いる
と、クロック信号φに応じてプリチャージ状態と判定状
態を繰り返す第１の論理ゲートＰＣと、第１の論理ゲー
トの出力に接続され、縦続に接続されたｎ段の論理ゲー
トから成る論理ゲートブロックＧＢと、論理ゲートブロ
ックＧＢの出力に接続される第２の論理ゲートＲＣとで
構成される半導体論理回路において、論理ゲートブロッ
クＧＢ内の少なくとも１つの論理ゲートをプリチャージ
状態時にオンする論理ブロックと判定状態時にオンする
論理ブロックとで構成し、判定状態への切り換わりを高
速化するために、プリチャージ状態時にオンする論理ブ
ロックのオン抵抗より判定状態時にオンする論理ブロッ
クのオン抵抗を小さくした場合に、ＲＣの出力ＲＯでプ
リチャージ状態での消費電力が小さく、判定状態での消
費電力が大きい回路を駆動しても、消費電力が増加する
ことはない。また、判定状態への切り換わりをさらに高
速化するために、上記オン抵抗の差をさらに大きくした
場合にも、回路が誤動作してしまうことはない。
と、クロック信号φに応じてプリチャージ状態と判定状
態を繰り返す第１の論理ゲートＰＣと、第１の論理ゲー
トの出力に接続され、縦続に接続されたｎ段の論理ゲー
トから成る論理ゲートブロックＧＢと、論理ゲートブロ
ックＧＢの出力に接続される第２の論理ゲートＲＣとで
構成される半導体論理回路において、論理ゲートブロッ
クＧＢ内の少なくとも１つの論理ゲートをプリチャージ
状態時にオンする論理ブロックと判定状態時にオンする
論理ブロックとで構成し、判定状態への切り換わりを高
速化するために、プリチャージ状態時にオンする論理ブ
ロックのオン抵抗より判定状態時にオンする論理ブロッ
クのオン抵抗を小さくした場合に、ＲＣの出力ＲＯでプ
リチャージ状態での消費電力が小さく、判定状態での消
費電力が大きい回路を駆動しても、消費電力が増加する
ことはない。また、判定状態への切り換わりをさらに高
速化するために、上記オン抵抗の差をさらに大きくした
場合にも、回路が誤動作してしまうことはない。
【図１】本発明の第１の実施例を示す図である。
【図２】図１の動作波形を示す図である。
【図３】従来例を示す図である。
【図４】図３の動作波形を示す図である。
【図５】本発明の第２の実施例を示す図である。
【図６】本発明の第３の実施例を示す図である。
【図７】本発明の第４の実施例を示す図である。
【図８】本発明の第５の実施例を示す図である。
【図９】本発明の第６の実施例を示す図である。
【図１０】本発明の第７の実施例を示す図である。
【図１１】本発明の第８の実施例を示す図である。
【図１２】本発明の第９の実施例を示す図である。
【図１３】本発明の第１０の実施例を示す図である。
【図１４】本発明の第１１の実施例を示す図である。
【図１５】本発明の第１２の実施例を示す図である。
【図１６】本発明の第１３の実施例を示す図である。
【図１７】本発明の第１４の実施例を示す図である。
【図１８】本発明の第１５の実施例を示す図である。
φ……クロック信号、
Ａ１，Ａ２……入力信号、
ＲＯ……出力信号、
ＰＣ……φに応じてプリチャージ状態と判定状態を繰り
返す論理ゲート、 ＧＢ……縦続に接続された論理ゲートから成る論理ゲー
トブロック、 ＲＣ……論理ゲート。
返す論理ゲート、 ＧＢ……縦続に接続された論理ゲートから成る論理ゲー
トブロック、 ＲＣ……論理ゲート。
フロントページの続き
(72)発明者 山崎 枢
東京都国分寺市東恋ケ窪一丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 楠 武志
千葉県茂原市早野3681番地 日立デバイ
スエンジニアリング株式会社内
(72)発明者 山口 邦彦
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(72)発明者 日下田 恵一
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(72)発明者 宇佐美 正己
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(56)参考文献 特開 平６−187792（ＪＰ，Ａ)
特開 昭64−81414（ＪＰ，Ａ)
特開 昭63−204815（ＪＰ，Ａ)
特開 昭63−175521（ＪＰ，Ａ)
特開 昭58−161535（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/096
G11C 11/417
Claims (4)
- 【請求項１】クロック信号φに応じてプリチャージ状態
と判定状態を繰り返す第１の論理ゲートＰＣと、該第１
の論理ゲートの出力に接続され、縦続に接続されたｎ
（ｎは正の整数）段の論理ゲートから成る論理ゲートブ
ロックＧＢと、該論理ゲートブロックの出力に接続され
る第２の論理ゲートＲＣとで構成される半導体論理回路
において、 上記論理ゲートブロック内の少なくとも１つの論理ゲー
トをプリチャージ状態時にオンする論理ブロックと判定
状態時にオンする論理ブロックとで構成し、プリチャー
ジ状態時にオンする論理ブロックのオン抵抗より判定状
態時にオンする論理ブロックのオン抵抗を小さくし、か
つ上記第２の論理ゲートに判定状態時に強制的にプリチ
ャージ状態にリセットする手段を付加したことを特徴と
する半導体論理回路。 - 【請求項２】上記第２の論理ゲートは、遅延回路とＮＯ
Ｒ（またはＮＡＮＤ）ゲートとを含んで構成され、上記
遅延回路の入力は上記論理ゲートブロックの出力に接続
され、上記ＮＯＲ（またはＮＡＮＤ）ゲートのそれぞれ
の入力は上記論理ゲートブロックの出力と上記遅延回路
の出力とに接続されていることを特徴とする請求項１記
載の半導体論理回路。 - 【請求項３】上記第２の論理ゲートは、ＮＯＲ（または
ＮＡＮＤ）ゲートを含んで構成され、上記ＮＯＲ（また
はＮＡＮＤ）ゲートのそれぞれの入力は上記論理ゲート
ブロックの出力と第１の制御信号とに接続され、該第１
の制御信号で第２の論理ゲートを判定状態時に強制的に
プリチャージ状態にリセットすることを特徴とする請求
項１記載の半導体論理回路。 - 【請求項４】上記遅延回路はＮＡＮＤ（またはＮＯＲ）
ゲートを含んで構成され、該ＮＡＮＤ（またはＮＯＲ）
ゲートのそれぞれの入力は上記論理ゲートブロックの出
力と第２の制御信号とに接続され、該第２の制御信号で
第２の論理ゲートを強制的にプリチャージ状態にリセッ
トすることを特徴とする請求項２記載の半導体論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22479096A JP3525639B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体論理回路 |
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| JP22479096A JP3525639B2 (ja) | 1996-08-27 | 1996-08-27 | 半導体論理回路 |
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1996
- 1996-08-27 JP JP22479096A patent/JP3525639B2/ja not_active Expired - Lifetime
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| JPH1070453A (ja) | 1998-03-10 |
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