JPH08181596A - Ｃｍｏｓ集積回路における高速伝搬技術 - Google Patents
Ｃｍｏｓ集積回路における高速伝搬技術Info
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Abstract
(57)【要約】
【目的】反対側のエッジでの信号遷移がより遅くなると
いう犠牲の下に、伝搬する信号の情報搬送エッジでのよ
り速い信号遷移を達成するＣＭＯＳ回路用高速伝搬技術
の提供。 【構成】本発明の技術は、信号の一方のエッジ（立上が
りまたは立下がり）での高速遷移と、反対側のエッジで
の低速遷移を得るために、ＣＭＯＳ回路におけるＰチャ
ネルプルアップトランジスタと、Ｎチャネルプルダウン
トランジスタとの寸法比を、非対称にする。本発明の高
速伝搬技術は、同期型ＲＡＭ等の同期型ディジタルＣＭ
ＯＳ回路によく適合する。
いう犠牲の下に、伝搬する信号の情報搬送エッジでのよ
り速い信号遷移を達成するＣＭＯＳ回路用高速伝搬技術
の提供。 【構成】本発明の技術は、信号の一方のエッジ（立上が
りまたは立下がり）での高速遷移と、反対側のエッジで
の低速遷移を得るために、ＣＭＯＳ回路におけるＰチャ
ネルプルアップトランジスタと、Ｎチャネルプルダウン
トランジスタとの寸法比を、非対称にする。本発明の高
速伝搬技術は、同期型ＲＡＭ等の同期型ディジタルＣＭ
ＯＳ回路によく適合する。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には、相補形金
属酸化膜半導体（ＣＭＯＳ）集積回路に関し、特に、非
対称論理回路を用いたＣＭＯＳ回路における高速伝搬技
術に関する。
属酸化膜半導体（ＣＭＯＳ）集積回路に関し、特に、非
対称論理回路を用いたＣＭＯＳ回路における高速伝搬技
術に関する。
【０００２】
【従来の技術】代表的なＣＭＯＳインバータは、Ｐチャ
ネル（ＰＭＯＳ）プルアップトランジスタとＮチャネル
（ＮＭＯＳ）プルダウントランジスタを備えている。Ｐ
ＭＯＳは、本来、ＮＭＯＳより弱いので、カスケード接
続で対になったインバータ段を通過する信号の伝搬時間
を最小限にするために、ＰＭＯＳプルアップトランジス
タの寸法（つまり、チャネル幅）は、ＮＭＯＳの寸法の
約1.５倍の大きさである。ＣＭＯＳゲートでの信号伝搬
遅延時間は、そのゲートのファン・アウトＦと共に、直
線的に増大する。所与の段におけるファン・アウトＦ
は、負荷デバイス（つまり、被駆動段）の寸法を駆動段
の寸法で割った比率によって、定義される。ＣＭＯＳイ
ンバータにおける両トランジスタの寸法が大きくなる
程、その出力は、所与の容量性負荷の切換えを速くでき
る。最小の遅延で非常に大きな負荷を駆動するために、
従来、通常のＣＭＯＳ論理回路は、段階的に寸法が大き
くなり、各段は、ほぼ３つのファン・アウトＦを持つ、
連鎖状のインバータを使用している。３を超えるかまた
は３未満のファン・アウトで設計すると、所与の総所要
ファン・アウトを得るためには、遅延量が増加する。１
段当たりのファン・アウトが少ないと、段数が異常に増
加し、一方、１段当たりのファン・アウトが増えると、
１段当たりの遅延量が激増する。伝搬遅延時間は、従来
から、極めて重要な設計要素である。
ネル（ＰＭＯＳ）プルアップトランジスタとＮチャネル
（ＮＭＯＳ）プルダウントランジスタを備えている。Ｐ
ＭＯＳは、本来、ＮＭＯＳより弱いので、カスケード接
続で対になったインバータ段を通過する信号の伝搬時間
を最小限にするために、ＰＭＯＳプルアップトランジス
タの寸法（つまり、チャネル幅）は、ＮＭＯＳの寸法の
約1.５倍の大きさである。ＣＭＯＳゲートでの信号伝搬
遅延時間は、そのゲートのファン・アウトＦと共に、直
線的に増大する。所与の段におけるファン・アウトＦ
は、負荷デバイス（つまり、被駆動段）の寸法を駆動段
の寸法で割った比率によって、定義される。ＣＭＯＳイ
ンバータにおける両トランジスタの寸法が大きくなる
程、その出力は、所与の容量性負荷の切換えを速くでき
る。最小の遅延で非常に大きな負荷を駆動するために、
従来、通常のＣＭＯＳ論理回路は、段階的に寸法が大き
くなり、各段は、ほぼ３つのファン・アウトＦを持つ、
連鎖状のインバータを使用している。３を超えるかまた
は３未満のファン・アウトで設計すると、所与の総所要
ファン・アウトを得るためには、遅延量が増加する。１
段当たりのファン・アウトが少ないと、段数が異常に増
加し、一方、１段当たりのファン・アウトが増えると、
１段当たりの遅延量が激増する。伝搬遅延時間は、従来
から、極めて重要な設計要素である。
【０００３】
【本発明が解決しようとする課題】ある同期回路の応用
例では、ポスト・チャージ論理回路として知られる技術
を使って、その信号伝搬速度をかなり増加することがで
きる。米国特許第4,985,643 で十分に説明されているよ
うに、ポスト・チャージ論理回路は、通常のＣＭＯＳ論
理回路で得られる速度よりもさらに速く、本発明によっ
て得られる速度より幾分か速い速度を達成している。し
かし、ポスト・チャージ論理回路には、幾つかの制約が
ある。その回路には、回路のレイアウト上の問題とな
る、多数のフィードバック・リセット経路が、必要であ
る。また、別のパルスが伝搬される前で、各パルスの伝
搬後に、リセット時間間隔を設ける必要もある。これ
は、どのパルスのデューティサイクルも５０％以下に制
限し、この制限は、メモリ回路を含めた多くの回路に対
して、厳しい制約となる。５０％に制限されたデューテ
ィサイクルの下では、半サイクルしか、読み出しサイク
ルの間、メモリ・セルから信号を取り出すために使え
ず、あるいは、書き込みサイクルの間、メモリ・セルに
新しいデータを入力する場合も同様である。
例では、ポスト・チャージ論理回路として知られる技術
を使って、その信号伝搬速度をかなり増加することがで
きる。米国特許第4,985,643 で十分に説明されているよ
うに、ポスト・チャージ論理回路は、通常のＣＭＯＳ論
理回路で得られる速度よりもさらに速く、本発明によっ
て得られる速度より幾分か速い速度を達成している。し
かし、ポスト・チャージ論理回路には、幾つかの制約が
ある。その回路には、回路のレイアウト上の問題とな
る、多数のフィードバック・リセット経路が、必要であ
る。また、別のパルスが伝搬される前で、各パルスの伝
搬後に、リセット時間間隔を設ける必要もある。これ
は、どのパルスのデューティサイクルも５０％以下に制
限し、この制限は、メモリ回路を含めた多くの回路に対
して、厳しい制約となる。５０％に制限されたデューテ
ィサイクルの下では、半サイクルしか、読み出しサイク
ルの間、メモリ・セルから信号を取り出すために使え
ず、あるいは、書き込みサイクルの間、メモリ・セルに
新しいデータを入力する場合も同様である。
【０００４】従って、ポスト・チャージ論理回路の制約
無しに、ＣＭＯＳ論理回路における伝搬遅延時間を低減
するという要求が、依然として存在する。
無しに、ＣＭＯＳ論理回路における伝搬遅延時間を低減
するという要求が、依然として存在する。
【０００５】
【問題を解決するための手段】本発明は、入力情報を既
知の特定時間にのみ変更できる（つまり、変更の間に既
知の最小時間を有している）、ＣＭＯＳ回路用高速伝搬
技術を提供する。本技術は、例えば、クロック入力等の
反復性の時間事象が、新しい情報の使用可能時期を指示
する同期回路に使用できる。
知の特定時間にのみ変更できる（つまり、変更の間に既
知の最小時間を有している）、ＣＭＯＳ回路用高速伝搬
技術を提供する。本技術は、例えば、クロック入力等の
反復性の時間事象が、新しい情報の使用可能時期を指示
する同期回路に使用できる。
【０００６】概略的には、本発明の回路は、情報搬送パ
ルスによって中断される正規または待機電圧を、各ノー
ドに有している。該情報搬送パルスは、細い（短持続時
間）パルスとして、回路入力端付近で生成される。この
パルスを、可能な限り小さい伝搬遅延で種々のレベルの
論理回路を伝搬させるために、種々の論理回路段は、非
対称の比率を持つトランジスタ寸法を使用する。ＣＭＯ
Ｓゲートでのトランジスタ寸法の非対称性は、他の方向
（正規または待機電圧へのリセット）での遅いスイッチ
ングという犠牲を払って、一方向（情報搬送の立上が
り）でのより早いスイッチングを実現する。より早い立
上がり遷移により、信号経路を通じて、情報がより早く
伝搬する。パルスが信号経路を伝搬している間に、より
遅い第二のエッジにより、パルス幅だ広がってしまう。
非対称論理回路の各段で、パルス幅が増加する。しか
し、伝搬するパルスの幅の上限は、その回路の最小サイ
クルタイムである。つまり、該パルスは、後読の情報搬
送エッジに干渉しないように、早くクリアされなければ
ならない。従って、該パルスが伝搬する非対称論理回路
段の数は、制限される必要がある。そこで、細いパルス
は、幾つかの初段の回路を通過する際に、幅が広がる
が、後段の回路を伝搬する第二の細いパルスとして、再
始動することが可能である。
ルスによって中断される正規または待機電圧を、各ノー
ドに有している。該情報搬送パルスは、細い（短持続時
間）パルスとして、回路入力端付近で生成される。この
パルスを、可能な限り小さい伝搬遅延で種々のレベルの
論理回路を伝搬させるために、種々の論理回路段は、非
対称の比率を持つトランジスタ寸法を使用する。ＣＭＯ
Ｓゲートでのトランジスタ寸法の非対称性は、他の方向
（正規または待機電圧へのリセット）での遅いスイッチ
ングという犠牲を払って、一方向（情報搬送の立上が
り）でのより早いスイッチングを実現する。より早い立
上がり遷移により、信号経路を通じて、情報がより早く
伝搬する。パルスが信号経路を伝搬している間に、より
遅い第二のエッジにより、パルス幅だ広がってしまう。
非対称論理回路の各段で、パルス幅が増加する。しか
し、伝搬するパルスの幅の上限は、その回路の最小サイ
クルタイムである。つまり、該パルスは、後読の情報搬
送エッジに干渉しないように、早くクリアされなければ
ならない。従って、該パルスが伝搬する非対称論理回路
段の数は、制限される必要がある。そこで、細いパルス
は、幾つかの初段の回路を通過する際に、幅が広がる
が、後段の回路を伝搬する第二の細いパルスとして、再
始動することが可能である。
【０００７】ある実施例では、本発明の高速伝搬技術
が、同期型ランダムアクセスメモリ（ＲＡＭ）のアクセ
ス時間を改善する。通常、マスタークロック等の反復性
時間事象は、情報の使用可能時期を指示するので、本発
明の高速伝搬技術を、同期回路に使用できる。パルス発
生器は、マスタークロックの情報搬送エッジに、細いパ
ルスを生成する。該パルスは、非対称論理回路を使用し
ている復号経路を伝搬する。該復号経路は、アドレス入
力バッファ、前置復号回路、および最終復号回路から成
り、該信号の情報搬送立上がりの高速化のために、これ
ら全ての回路は、非対称トランジスタ寸法を有してい
る。また、出力経路も、相補型の局部入出力（Ｉ／Ｏ）
線から得られるデータを検知し、増幅するダイナミック
差動センスアンプから始まる非対称論理回路を使用して
いる。該センスアンプは、第二の細いパルスを、起動ス
トローブとして受け入れる。非対称トランジスタ寸法を
有するインバータを使用して、該センスアンプ出力は、
大域Ｉ／Ｏ線にバッファリングされる。該大域Ｉ／Ｏ線
は、出力バッファ経由で、そのデータをその出力に送り
出す。
が、同期型ランダムアクセスメモリ（ＲＡＭ）のアクセ
ス時間を改善する。通常、マスタークロック等の反復性
時間事象は、情報の使用可能時期を指示するので、本発
明の高速伝搬技術を、同期回路に使用できる。パルス発
生器は、マスタークロックの情報搬送エッジに、細いパ
ルスを生成する。該パルスは、非対称論理回路を使用し
ている復号経路を伝搬する。該復号経路は、アドレス入
力バッファ、前置復号回路、および最終復号回路から成
り、該信号の情報搬送立上がりの高速化のために、これ
ら全ての回路は、非対称トランジスタ寸法を有してい
る。また、出力経路も、相補型の局部入出力（Ｉ／Ｏ）
線から得られるデータを検知し、増幅するダイナミック
差動センスアンプから始まる非対称論理回路を使用して
いる。該センスアンプは、第二の細いパルスを、起動ス
トローブとして受け入れる。非対称トランジスタ寸法を
有するインバータを使用して、該センスアンプ出力は、
大域Ｉ／Ｏ線にバッファリングされる。該大域Ｉ／Ｏ線
は、出力バッファ経由で、そのデータをその出力に送り
出す。
【０００８】従って、非対称論理回路の使用により、同
期型ＲＡＭのアクセス時間を低減している。下記の詳細
な記述と図面により、本発明の高速伝搬技術の性質と特
徴が、さらによく理解されるはずである。
期型ＲＡＭのアクセス時間を低減している。下記の詳細
な記述と図面により、本発明の高速伝搬技術の性質と特
徴が、さらによく理解されるはずである。
【０００９】
【実施例】図１Ａと図１Ｂは、２つのインバータ連鎖１
００と１０２とを示し、各々のインバータ連鎖は、同じ
値の実効容量負荷１０４を駆動する。インバータ連鎖１
００は、入力信号２００の立上がり及び立下がりの両方
で、最小の伝搬遅延となるように調節されたトランジス
タ寸法を持つ、連鎖状に直列接続された６つのＣＭＯＳ
インバータ１０６、１０８、１１０、１１２、１１４、
及び１１６を有する標準的な従来技術によるバッファ回
路である。各トランジスタの幅は、ＰＭＯＳトランジス
タ１０６Ｐの幅が３μｍで、ＮＭＯＳトランジスタ１０
６Ｎの幅が２μｍであり、図１Ａと図１Ｂの括弧内に記
入されている。この例では、各インバータの寸法は、３
の因子で拡大し、インバータ１０６の３／２のＰＭＯＳ
／ＮＭＯＳチャネル幅比率で始まり、最終インバータ１
１６の７２９／４８６で終了する。それぞれ独立したト
ランジスタのファン・アウトを、負荷のトランジスタ寸
法（チャネル幅）の合計（つまり、駆動されるトランジ
スタゲートの幅の総和）を駆動トランジスタの寸法で割
った比率であると定義する、ＰＭＯＳトランジスタ１０
６Ｐ、１０８Ｐ、１１０Ｐ等のファン・アウトＦP は、
５（５＝〔９＋６〕／３＝〔２７＋１８〕／９＝〔８１
＋５４〕／２７等）であり、ＮＭＯＳトランジスタ１０
６Ｎ、１０８Ｎ、１１０Ｎ等のファン・アウトＦN は、
7.５（7.５＝〔９＋６〕／２＝〔２７＋１８〕／６＝
〔８１＋５４〕／１８等）である。同じファン・アウト
条件では、それぞれ対になった段（立上がり用の段と立
下がり用の段）は、２つの対毎に、同じ遅延量を示す。
００と１０２とを示し、各々のインバータ連鎖は、同じ
値の実効容量負荷１０４を駆動する。インバータ連鎖１
００は、入力信号２００の立上がり及び立下がりの両方
で、最小の伝搬遅延となるように調節されたトランジス
タ寸法を持つ、連鎖状に直列接続された６つのＣＭＯＳ
インバータ１０６、１０８、１１０、１１２、１１４、
及び１１６を有する標準的な従来技術によるバッファ回
路である。各トランジスタの幅は、ＰＭＯＳトランジス
タ１０６Ｐの幅が３μｍで、ＮＭＯＳトランジスタ１０
６Ｎの幅が２μｍであり、図１Ａと図１Ｂの括弧内に記
入されている。この例では、各インバータの寸法は、３
の因子で拡大し、インバータ１０６の３／２のＰＭＯＳ
／ＮＭＯＳチャネル幅比率で始まり、最終インバータ１
１６の７２９／４８６で終了する。それぞれ独立したト
ランジスタのファン・アウトを、負荷のトランジスタ寸
法（チャネル幅）の合計（つまり、駆動されるトランジ
スタゲートの幅の総和）を駆動トランジスタの寸法で割
った比率であると定義する、ＰＭＯＳトランジスタ１０
６Ｐ、１０８Ｐ、１１０Ｐ等のファン・アウトＦP は、
５（５＝〔９＋６〕／３＝〔２７＋１８〕／９＝〔８１
＋５４〕／２７等）であり、ＮＭＯＳトランジスタ１０
６Ｎ、１０８Ｎ、１１０Ｎ等のファン・アウトＦN は、
7.５（7.５＝〔９＋６〕／２＝〔２７＋１８〕／６＝
〔８１＋５４〕／１８等）である。同じファン・アウト
条件では、それぞれ対になった段（立上がり用の段と立
下がり用の段）は、２つの対毎に、同じ遅延量を示す。
【００１０】図１Ｂによれば、インバータ連鎖１０２
は、直接接続され、非対称トランジスタ寸法に設計され
た、４つのＣＭＯＳインバータ１１８、１２０、１２
２、及び１２４から成る。この例では、情報は、その入
力信号の立上がりによって搬送されるものとしている。
従って、入力信号の立上がりが該インバータ連鎖を伝搬
する速度を上げるために、トランジスタ寸法は、非対称
にされている。最初のインバータ１１８は、ＰＭＯＳト
ランジスタの、例えば、４倍の寸法を持つＮＭＯＳトラ
ンジスタを有するので、ノード１１８ＯＵＴにおける立
下がり遷移は、立上がり遷移よりも早い。インバータ連
鎖１０２の高速（情報搬送）経路を高速にするために、
ＮＭＯＳトランジスタ１１８Ｎのファン・アウトＦｎ
は、図１Ａのトランジスタ１０６Ｎに用いられた値と同
じく、7.５が選ばれる。従って、負荷トランジスタ１２
０Ｐと１２０Ｎのチャネル幅の合計は、３０μｍであ
り、駆動トランジスタ１１８Ｎの４μｍのチャネル幅の
7.５倍である。インバータ１２０の出力端におる信号の
立上がり時間を短縮するために、ＰＭＯＳトランジスタ
１２０Ｐは、ＮＭＯＳトランジスタ１２０Ｎより大きく
設計される。上記の例では、インバータ１２０のＰＭＯ
Ｓ／ＮＭＯＳトランジスタの寸法は、２５／５に設定さ
れている。これにより、立下がり時間が遅くなるという
犠牲の下で、インバータ１２０の出力信号の立上がり時
間が速くなり、一方、トランジスタのチャネル寸法の合
計は、３０μｍを維持している。同様の分析が、２つの
最終インバータ１２２と１２４のトランジスタチャネル
幅を選ぶ際に、適用できる。図１Ｂに示す例では、イン
バータ１２２と１２４のＰＭＯＳ／ＮＭＯＳトランジス
タの寸法は、各々１５／１１０と７５０／７５である。
インバータ１２０のＦｐは、１２５／２５＝５であり、
インバータ１２２のＦｎは、８２５／１１０＝7.５であ
る。
は、直接接続され、非対称トランジスタ寸法に設計され
た、４つのＣＭＯＳインバータ１１８、１２０、１２
２、及び１２４から成る。この例では、情報は、その入
力信号の立上がりによって搬送されるものとしている。
従って、入力信号の立上がりが該インバータ連鎖を伝搬
する速度を上げるために、トランジスタ寸法は、非対称
にされている。最初のインバータ１１８は、ＰＭＯＳト
ランジスタの、例えば、４倍の寸法を持つＮＭＯＳトラ
ンジスタを有するので、ノード１１８ＯＵＴにおける立
下がり遷移は、立上がり遷移よりも早い。インバータ連
鎖１０２の高速（情報搬送）経路を高速にするために、
ＮＭＯＳトランジスタ１１８Ｎのファン・アウトＦｎ
は、図１Ａのトランジスタ１０６Ｎに用いられた値と同
じく、7.５が選ばれる。従って、負荷トランジスタ１２
０Ｐと１２０Ｎのチャネル幅の合計は、３０μｍであ
り、駆動トランジスタ１１８Ｎの４μｍのチャネル幅の
7.５倍である。インバータ１２０の出力端におる信号の
立上がり時間を短縮するために、ＰＭＯＳトランジスタ
１２０Ｐは、ＮＭＯＳトランジスタ１２０Ｎより大きく
設計される。上記の例では、インバータ１２０のＰＭＯ
Ｓ／ＮＭＯＳトランジスタの寸法は、２５／５に設定さ
れている。これにより、立下がり時間が遅くなるという
犠牲の下で、インバータ１２０の出力信号の立上がり時
間が速くなり、一方、トランジスタのチャネル寸法の合
計は、３０μｍを維持している。同様の分析が、２つの
最終インバータ１２２と１２４のトランジスタチャネル
幅を選ぶ際に、適用できる。図１Ｂに示す例では、イン
バータ１２２と１２４のＰＭＯＳ／ＮＭＯＳトランジス
タの寸法は、各々１５／１１０と７５０／７５である。
インバータ１２０のＦｐは、１２５／２５＝５であり、
インバータ１２２のＦｎは、８２５／１１０＝7.５であ
る。
【００１１】各インバータ連鎖の性能比較のために、イ
ンバータ連鎖１００における各隣接インバータ対は、例
えば、１nsecの伝搬遅延であることとする。２つのイン
バータ連鎖１００と１０２の高速経路（つまり、入力の
立上がり）に対するファン・アウトを同じにすると、イ
ンバータ連鎖１０２において、対になった段の遅延は、
インバータ連鎖１００の遅延より実際に小さい。入力信
号２００が低から高に遷移するにつれて、インバータ１
０６と１１８の各々のＰＭＯＳトランジスタ１０６Ｐと
１１８Ｐのゲート−ソース間電圧は下がり、一方、ＮＭ
ＯＳトランジスタ１０６Ｎと１１８Ｎのゲート−ソース
間電圧は増加する。従って、ＮＭＯＳトランジスタは、
オンになり始め、ＰＭＯＳトランジスタはオフになり始
めるので、インバータ出力はアース電位に落ちる。しか
し、当初は、該出力をアース電位に引き下ろす際に、Ｎ
ＭＯＳトランジスタは、まだ完全にはオフになっていな
いＰＭＯＳトランジスタと競うことになる。この期間中
は、比較的強いＮＭＯＳ１１８Ｎは、比較的強いＰＭＯ
Ｓ１０６Ｐと競うＮＭＯＳ１０６Ｎに比べると、さらに
弱いＰＭＯＳ１１８Ｐと競う。従って、両方のＮＭＯＳ
トランジスタが、同じ容量性ファン・アウトＦｎ＝7.５
であるとすると、インバータ１１８の出力信号１１８０
ＯＵＴは、インバータ１０６の信号１０６ＯＵＴより速
くアース電位に落ちる。つまり、立上がり入力に対し
て、非対称インバータ１１８は、通常のインバータ１０
６より遅延が小さいことが分かる。同様に、両方の連鎖
の最初のインバータ１０６と１１８の出力が低になる
と、各々、後段であるＰＭＯＳトランジスタ１０８Ｐと
１２０Ｐがオンし、ＮＭＯＳトランジスタ１０８Ｎと１
２０Ｎがオフする。再度、小さいＮＭＯＳトランジスタ
１２０Ｎは、大きいＰＭＯＳトランジスタ１２０Ｐに殆
ど敵対できず、一方、ＮＭＯＳトランジスタ１０８Ｎ
は、ＰＭＯＳトランジスタ１０８Ｐに、当初は、かなり
抵抗する。従って、両方のＰＭＯＳトランジスタが同じ
容量性ファン・アウトＦｎ＝５であるとすると、インバ
ータ１２０の出力信号１２０ＯＵＴは、インバータ１０
８の出力信号１０８ＯＵＴより早くＶＤＤに上昇する。
従って、立上がり入力に対する非対称インバータ連鎖１
０２の対になった段当たりの平均遅延は、インバータ連
鎖１００の遅延より小さく、0.９nsec程度である。イン
バータ連鎖１００の総遅延は３nsec（0.５nsec／段ｘ６
段）であり、一方、立上がり入力に対する非対称インバ
ータ連鎖１０２の総遅延は1.８nsec（0.４５nsec／段ｘ
４段）である。インバータ連鎖１０２における最終イン
バータ１２４のＰＭＯＳトランジスタ１２４Ｐは、イン
バータ連鎖１００における最終インバータ１１６のＰＭ
ＯＳトランジスタ１１６Ｐよりも強いことに、注意が必
要である。従って、２段少ないインバータ連鎖１０２
は、インバータ連鎖１００よりも、大きい負荷をより速
く駆動できる。非対称論理回路での立上がり入力の遅延
は、同じ総ファン・アウトを有する通常論理回路の遅延
の約６０％である。
ンバータ連鎖１００における各隣接インバータ対は、例
えば、１nsecの伝搬遅延であることとする。２つのイン
バータ連鎖１００と１０２の高速経路（つまり、入力の
立上がり）に対するファン・アウトを同じにすると、イ
ンバータ連鎖１０２において、対になった段の遅延は、
インバータ連鎖１００の遅延より実際に小さい。入力信
号２００が低から高に遷移するにつれて、インバータ１
０６と１１８の各々のＰＭＯＳトランジスタ１０６Ｐと
１１８Ｐのゲート−ソース間電圧は下がり、一方、ＮＭ
ＯＳトランジスタ１０６Ｎと１１８Ｎのゲート−ソース
間電圧は増加する。従って、ＮＭＯＳトランジスタは、
オンになり始め、ＰＭＯＳトランジスタはオフになり始
めるので、インバータ出力はアース電位に落ちる。しか
し、当初は、該出力をアース電位に引き下ろす際に、Ｎ
ＭＯＳトランジスタは、まだ完全にはオフになっていな
いＰＭＯＳトランジスタと競うことになる。この期間中
は、比較的強いＮＭＯＳ１１８Ｎは、比較的強いＰＭＯ
Ｓ１０６Ｐと競うＮＭＯＳ１０６Ｎに比べると、さらに
弱いＰＭＯＳ１１８Ｐと競う。従って、両方のＮＭＯＳ
トランジスタが、同じ容量性ファン・アウトＦｎ＝7.５
であるとすると、インバータ１１８の出力信号１１８０
ＯＵＴは、インバータ１０６の信号１０６ＯＵＴより速
くアース電位に落ちる。つまり、立上がり入力に対し
て、非対称インバータ１１８は、通常のインバータ１０
６より遅延が小さいことが分かる。同様に、両方の連鎖
の最初のインバータ１０６と１１８の出力が低になる
と、各々、後段であるＰＭＯＳトランジスタ１０８Ｐと
１２０Ｐがオンし、ＮＭＯＳトランジスタ１０８Ｎと１
２０Ｎがオフする。再度、小さいＮＭＯＳトランジスタ
１２０Ｎは、大きいＰＭＯＳトランジスタ１２０Ｐに殆
ど敵対できず、一方、ＮＭＯＳトランジスタ１０８Ｎ
は、ＰＭＯＳトランジスタ１０８Ｐに、当初は、かなり
抵抗する。従って、両方のＰＭＯＳトランジスタが同じ
容量性ファン・アウトＦｎ＝５であるとすると、インバ
ータ１２０の出力信号１２０ＯＵＴは、インバータ１０
８の出力信号１０８ＯＵＴより早くＶＤＤに上昇する。
従って、立上がり入力に対する非対称インバータ連鎖１
０２の対になった段当たりの平均遅延は、インバータ連
鎖１００の遅延より小さく、0.９nsec程度である。イン
バータ連鎖１００の総遅延は３nsec（0.５nsec／段ｘ６
段）であり、一方、立上がり入力に対する非対称インバ
ータ連鎖１０２の総遅延は1.８nsec（0.４５nsec／段ｘ
４段）である。インバータ連鎖１０２における最終イン
バータ１２４のＰＭＯＳトランジスタ１２４Ｐは、イン
バータ連鎖１００における最終インバータ１１６のＰＭ
ＯＳトランジスタ１１６Ｐよりも強いことに、注意が必
要である。従って、２段少ないインバータ連鎖１０２
は、インバータ連鎖１００よりも、大きい負荷をより速
く駆動できる。非対称論理回路での立上がり入力の遅延
は、同じ総ファン・アウトを有する通常論理回路の遅延
の約６０％である。
【００１２】しかし、入力信号の立上がりでの回路１２
０の通過速度の大きな増加は、入力信号の立下がりのか
なりの遅延増加との引き替えで、実現される。従来技術
の信号経路１００は、立上がりまたは立下がり入力に対
しても同じ遅延である。しかし、本発明に係わる信号経
路１０２は、入力の立下がりの伝搬が非常に遅い。入力
が低になると、２つの理由で、ＰＭＯＳトランジスタ１
１８Ｐは、ノード１１８ＯＵＴを、非常に緩慢に、高に
スイッチングする。最初の理由は、ＰＭＯＳトランジス
タ１１８Ｐが〔２５＋５〕／１＝３０という非常に高い
ファン・アウトを持っているためである。このように大
きいファン・アウトは、それ自体で、ＰＭＯＳトランジ
スタ１１８Ｐを非常に遅くする。第二に、入力２００
が、ＮＭＯＳトランジスタ１１８Ｎを十分にオフさせる
電圧になるまで、ＮＭＯＳトランジスタ１１８Ｎは、引
き続きＰＭＯＳトランジスタ１１８Ｐと競い続ける。つ
まり、回線１００のノード１０６ＯＵＴよりもかなり遅
い速度で負の遷移をした後に、ノード１１８ＯＵＴが高
になる。同様に、段１２０のＮＭＯＳトランジスタ１２
０Ｎは、ノード１２０ＯＵＴを非常に緩慢に引き下げ
る。つまり、図２に示すように、回路１０２の非対称論
理回路は、入力信号の立上がりに関しては、従来技術の
回路１００より速いが、入力信号の立下がりに関して
は、従来技術の回路１００よりかなり遅い。しかし、立
下がりでの遅延の増加は、本発明の回路動作に関しては
逆効果にならない。それは、パルスの次の情報搬送立上
がりが発生する前に、該パルスは完了するからである。
０の通過速度の大きな増加は、入力信号の立下がりのか
なりの遅延増加との引き替えで、実現される。従来技術
の信号経路１００は、立上がりまたは立下がり入力に対
しても同じ遅延である。しかし、本発明に係わる信号経
路１０２は、入力の立下がりの伝搬が非常に遅い。入力
が低になると、２つの理由で、ＰＭＯＳトランジスタ１
１８Ｐは、ノード１１８ＯＵＴを、非常に緩慢に、高に
スイッチングする。最初の理由は、ＰＭＯＳトランジス
タ１１８Ｐが〔２５＋５〕／１＝３０という非常に高い
ファン・アウトを持っているためである。このように大
きいファン・アウトは、それ自体で、ＰＭＯＳトランジ
スタ１１８Ｐを非常に遅くする。第二に、入力２００
が、ＮＭＯＳトランジスタ１１８Ｎを十分にオフさせる
電圧になるまで、ＮＭＯＳトランジスタ１１８Ｎは、引
き続きＰＭＯＳトランジスタ１１８Ｐと競い続ける。つ
まり、回線１００のノード１０６ＯＵＴよりもかなり遅
い速度で負の遷移をした後に、ノード１１８ＯＵＴが高
になる。同様に、段１２０のＮＭＯＳトランジスタ１２
０Ｎは、ノード１２０ＯＵＴを非常に緩慢に引き下げ
る。つまり、図２に示すように、回路１０２の非対称論
理回路は、入力信号の立上がりに関しては、従来技術の
回路１００より速いが、入力信号の立下がりに関して
は、従来技術の回路１００よりかなり遅い。しかし、立
下がりでの遅延の増加は、本発明の回路動作に関しては
逆効果にならない。それは、パルスの次の情報搬送立上
がりが発生する前に、該パルスは完了するからである。
【００１３】しかし、より遅い第二のエッジのために、
非対称インバータ連鎖の各段を伝搬するにつれて、パル
ス幅はかなり広がる。図２に示すように、ノード１２４
ＯＵＴでの正のパルスは、ノード１２０ＯＵＴでの正の
パルスより幅が広いノード１２２ＯＵＴの負のパルスよ
りも、さらに広い。該パルスより幅は、何の障害も無く
相当に拡がることができるが、論理回路の最終段におい
ても、次の情報搬送エッジの発生前に、パルスが終了す
ることが保証されるように、該回路は設計されなければ
ならない。そのように都合よく終了することを保証する
ために、本発明の非対称論理回路技術は、信号の情報搬
送エッジがでたらめな時間に発生するのではなく、新し
い情報搬送パルスエッジの初期化の間の、既知の最小時
間間隔にのみ発生するように制限されている回路に、適
用できる。このことが、新しいデータ搬送パルスの到着
前に、あるデータ搬送パルスが完了することを保証す
る。
非対称インバータ連鎖の各段を伝搬するにつれて、パル
ス幅はかなり広がる。図２に示すように、ノード１２４
ＯＵＴでの正のパルスは、ノード１２０ＯＵＴでの正の
パルスより幅が広いノード１２２ＯＵＴの負のパルスよ
りも、さらに広い。該パルスより幅は、何の障害も無く
相当に拡がることができるが、論理回路の最終段におい
ても、次の情報搬送エッジの発生前に、パルスが終了す
ることが保証されるように、該回路は設計されなければ
ならない。そのように都合よく終了することを保証する
ために、本発明の非対称論理回路技術は、信号の情報搬
送エッジがでたらめな時間に発生するのではなく、新し
い情報搬送パルスエッジの初期化の間の、既知の最小時
間間隔にのみ発生するように制限されている回路に、適
用できる。このことが、新しいデータ搬送パルスの到着
前に、あるデータ搬送パルスが完了することを保証す
る。
【００１４】該回路の適切な動作のために、設計者は、
信号経路を伝搬する信号のパルス幅を、制限しなければ
ならない。これは、例えば、単純なワンショット回路を
使って、信号の情報搬送エッジに、非常に細いパルスを
発生することにより達成できる。原入力信号の代わり
に、該細いパルスが、非対称論理回路に入力される。細
いパルスは、非対称論理回路を伝搬する間に、そのパル
ス幅が拡大する。該信号のパルス幅が危険な寸法（最小
サイクルタイム未満）になると、該信号は、再度、ワン
ショット回路を通過し、非対称論理回路の以後の段を伝
搬し続ける第二の細いパルスを発生する。この細いパル
スの再生は、希望する限り、何度でも実行される。
信号経路を伝搬する信号のパルス幅を、制限しなければ
ならない。これは、例えば、単純なワンショット回路を
使って、信号の情報搬送エッジに、非常に細いパルスを
発生することにより達成できる。原入力信号の代わり
に、該細いパルスが、非対称論理回路に入力される。細
いパルスは、非対称論理回路を伝搬する間に、そのパル
ス幅が拡大する。該信号のパルス幅が危険な寸法（最小
サイクルタイム未満）になると、該信号は、再度、ワン
ショット回路を通過し、非対称論理回路の以後の段を伝
搬し続ける第二の細いパルスを発生する。この細いパル
スの再生は、希望する限り、何度でも実行される。
【００１５】図３は、本発明に係わる非対称論理回路の
簡単な例を示す。入力信号３００は、ワンショット回路
３０２の入力端に印加される。ワンショット回路３０２
の出力３０４は、入力信号の立上がりでの細い負のパル
スである。この信号は、非対称論理回路３０６の数段を
伝搬する。この例では、ノード３０４の立下がりに関し
て、回路での遅延を最小にするために、ＰＭＯＳ／ＮＭ
ＯＳの寸法比は、非対称となっている。該細いパルス
は、非対称論理回路３０６の各段を伝搬するにつれて、
幅が広がる。該パルス幅が、該入力信号の最小サイクル
タイム（つまり、新しい情報搬送パルスの開始点同士の
時間間隔）に近づくと、第二のワンショット回路３０８
が、該信号をその入力端で受け取り、該出力端３１０で
第二の細いパルスを発生する。この処理は、該信号が出
力されるまで続行される。代表的な適用例で、非対称イ
ンバータ３０６の大部分が、ＮＡＮＤ、ＮＯＲ、または
他の論理ゲートであることが分かる。
簡単な例を示す。入力信号３００は、ワンショット回路
３０２の入力端に印加される。ワンショット回路３０２
の出力３０４は、入力信号の立上がりでの細い負のパル
スである。この信号は、非対称論理回路３０６の数段を
伝搬する。この例では、ノード３０４の立下がりに関し
て、回路での遅延を最小にするために、ＰＭＯＳ／ＮＭ
ＯＳの寸法比は、非対称となっている。該細いパルス
は、非対称論理回路３０６の各段を伝搬するにつれて、
幅が広がる。該パルス幅が、該入力信号の最小サイクル
タイム（つまり、新しい情報搬送パルスの開始点同士の
時間間隔）に近づくと、第二のワンショット回路３０８
が、該信号をその入力端で受け取り、該出力端３１０で
第二の細いパルスを発生する。この処理は、該信号が出
力されるまで続行される。代表的な適用例で、非対称イ
ンバータ３０６の大部分が、ＮＡＮＤ、ＮＯＲ、または
他の論理ゲートであることが分かる。
【００１６】本発明の非対称論理回路技術は、逆の電圧
レベルになっている、相補型または相互排他型のデータ
線上のパルスによって、データを表現する必要がある。
つまり、論理“０”と論理“１”を明確に区別するため
に電圧レベルを使用する単線では、データは送られな
い。その代わりに、「眞」の線上のパルスは論理“１”
であり、「逆」の線上の、相互に排他的なパルスは論理
「０」を表すために、少なくとも２本の、相互に排他的
な配線が必要である。例えば、ＲＡＭ回路における前置
復号器または最終復号器の出力の場合、１つのパルス
は、他の出力上のパルスではなく、Ｎ本の出力から選択
された１本の出力上に存在する。各パルスは、別々の非
対称論理回路の経路を、伝搬することができる。図８の
例示回路に、別々のデータ経路を示している。１つの入
力信号とその逆相の信号は、それぞれ、２つのパルス発
生器８００と８０２に入力される。パルス発生器８００
と８０２の出力は、図３のブロック３０６における５つ
のインバータと同様に、それぞれ、数段の非対称論理回
路８０４と８０６を通過する。「眞」の経路８０４の出
力は、インバータを経由してＰＭＯＳプルアップトラン
ジスタ８０８のゲートを駆動し、一方、逆相の経路８０
６の出力は、ＮＭＯＳトランジスタ８１０を直接に駆動
する。ＰＭＯＳトランジスタ８０８とＮＭＯＳトランジ
スタ８１０の双方のドレインは、１本の出力線にするた
めに、結合されている。入力端での立上がりは、ワンシ
ョット回路８００の出力端では、負のパルスとなり、該
パルスの前縁は、非対称論理回路８０４を瞬時に伝搬
し、より広い負のパルスとしてＰＭＯＳトランジスタ８
０８のゲートに至り、一方、ＮＭＯＳトランジスタ８１
０のゲートは、論理「低」のままである。この結果、Ｐ
ＭＯＳトランジスタは、殆ど遅延無く、出力ノードＯＵ
ＴをＶＤＤに引き上げる。入力端での立下がりは、ワン
ショット回路８０２の出力端では、負のパルスとなり、
該パルスの前縁は、非対称論理回路８０６を瞬時に伝搬
し、より広い負のパルスとしてＮＭＯＳトランジスタ８
１０のゲートに至り、一方、ＰＭＯＳトランジスタ８０
８のゲートは、論理「高」のままである。つまり、単一
の出力線にはなるが、２つの別々の信号経路により、本
発明の非対称論理回路技術の速度上の利点は、入力信号
の両方向で実現される。
レベルになっている、相補型または相互排他型のデータ
線上のパルスによって、データを表現する必要がある。
つまり、論理“０”と論理“１”を明確に区別するため
に電圧レベルを使用する単線では、データは送られな
い。その代わりに、「眞」の線上のパルスは論理“１”
であり、「逆」の線上の、相互に排他的なパルスは論理
「０」を表すために、少なくとも２本の、相互に排他的
な配線が必要である。例えば、ＲＡＭ回路における前置
復号器または最終復号器の出力の場合、１つのパルス
は、他の出力上のパルスではなく、Ｎ本の出力から選択
された１本の出力上に存在する。各パルスは、別々の非
対称論理回路の経路を、伝搬することができる。図８の
例示回路に、別々のデータ経路を示している。１つの入
力信号とその逆相の信号は、それぞれ、２つのパルス発
生器８００と８０２に入力される。パルス発生器８００
と８０２の出力は、図３のブロック３０６における５つ
のインバータと同様に、それぞれ、数段の非対称論理回
路８０４と８０６を通過する。「眞」の経路８０４の出
力は、インバータを経由してＰＭＯＳプルアップトラン
ジスタ８０８のゲートを駆動し、一方、逆相の経路８０
６の出力は、ＮＭＯＳトランジスタ８１０を直接に駆動
する。ＰＭＯＳトランジスタ８０８とＮＭＯＳトランジ
スタ８１０の双方のドレインは、１本の出力線にするた
めに、結合されている。入力端での立上がりは、ワンシ
ョット回路８００の出力端では、負のパルスとなり、該
パルスの前縁は、非対称論理回路８０４を瞬時に伝搬
し、より広い負のパルスとしてＰＭＯＳトランジスタ８
０８のゲートに至り、一方、ＮＭＯＳトランジスタ８１
０のゲートは、論理「低」のままである。この結果、Ｐ
ＭＯＳトランジスタは、殆ど遅延無く、出力ノードＯＵ
ＴをＶＤＤに引き上げる。入力端での立下がりは、ワン
ショット回路８０２の出力端では、負のパルスとなり、
該パルスの前縁は、非対称論理回路８０６を瞬時に伝搬
し、より広い負のパルスとしてＮＭＯＳトランジスタ８
１０のゲートに至り、一方、ＰＭＯＳトランジスタ８０
８のゲートは、論理「高」のままである。つまり、単一
の出力線にはなるが、２つの別々の信号経路により、本
発明の非対称論理回路技術の速度上の利点は、入力信号
の両方向で実現される。
【００１７】この例は、２つの情報搬送エッジの発生の
最小時間間隔に対する要件も示している。つまり、１Ｎ
における負の遷移は、正の遷移の直後に追随することが
許されず、またその逆も同様である。ワンショット回路
８００の出力端で生成された非常に細いパルスは、ＰＭ
ＯＳトランジスタ８０８のゲートでは、より広いパルス
になっている。１Ｎにおいて、後続の負の遷移が非常に
早く発生し、その結果、ＰＭＯＳトランジスタ８０８が
オフする前に、ＮＭＯＳトランジスタ８１０がオンする
と、その出力電圧の降下は非常に遅く、更に、回路は多
大の電力を消費する。つまり、信号の情報搬送エッジ
が、でたらめな時間に発生することは、本発明の非対称
論理回路技術にとって致命的である。新しい、多くの場
合、逆の情報搬送エッジが到着する前に、前の情報搬送
エッジが既に完了しているという時間関係が、情報搬送
パルス間になければならない。
最小時間間隔に対する要件も示している。つまり、１Ｎ
における負の遷移は、正の遷移の直後に追随することが
許されず、またその逆も同様である。ワンショット回路
８００の出力端で生成された非常に細いパルスは、ＰＭ
ＯＳトランジスタ８０８のゲートでは、より広いパルス
になっている。１Ｎにおいて、後続の負の遷移が非常に
早く発生し、その結果、ＰＭＯＳトランジスタ８０８が
オフする前に、ＮＭＯＳトランジスタ８１０がオンする
と、その出力電圧の降下は非常に遅く、更に、回路は多
大の電力を消費する。つまり、信号の情報搬送エッジ
が、でたらめな時間に発生することは、本発明の非対称
論理回路技術にとって致命的である。新しい、多くの場
合、逆の情報搬送エッジが到着する前に、前の情報搬送
エッジが既に完了しているという時間関係が、情報搬送
パルス間になければならない。
【００１８】本発明の非対称論理回路技術に関する応用
回路の好適な例は、ダイナミックまたはスタティックＲ
ＡＭ回路である。同期記憶回路の設計は、マスタークロ
ック信号に基づいている。読み出しまたは書き込み等の
ダイナミックＲＡＭ（ＤＲＡＭ）サイクルは、クロック
入力信号の立上がり（任意選択）で始動される。同期型
ＤＲＡＭに供給される列アドレスは、周期的なクロック
の立上がりでサンプリングされ（または、ラッチさ
れ）、クロックの間では内部的に変化しない。周期型Ｄ
ＲＡＭは、読み出し動作の後の書き込みサイクル用に選
択された列の復号信号を維持する必要のある、読み出し
／変更／書き込みサイクルをサポートしていない。単一
の既知の動作（例えば、読み出しか書き込み）は、最終
の列復号出力での電圧レベルよりもむしろパルスの使用
を可能にする。内部アドレスでの定期的な変化とこれが
結びつくと、非対称論理回路が使用できる。つまり、非
対称論理回路の速度上の利点が実現され、一方、列選択
出力に関し、読み出しまたは書き込みのためのポストチ
ャージ論理回路で可能なパルスよりも、さらに広いパル
スを実現している。これらの利点は、以下に詳しく説明
される。
回路の好適な例は、ダイナミックまたはスタティックＲ
ＡＭ回路である。同期記憶回路の設計は、マスタークロ
ック信号に基づいている。読み出しまたは書き込み等の
ダイナミックＲＡＭ（ＤＲＡＭ）サイクルは、クロック
入力信号の立上がり（任意選択）で始動される。同期型
ＤＲＡＭに供給される列アドレスは、周期的なクロック
の立上がりでサンプリングされ（または、ラッチさ
れ）、クロックの間では内部的に変化しない。周期型Ｄ
ＲＡＭは、読み出し動作の後の書き込みサイクル用に選
択された列の復号信号を維持する必要のある、読み出し
／変更／書き込みサイクルをサポートしていない。単一
の既知の動作（例えば、読み出しか書き込み）は、最終
の列復号出力での電圧レベルよりもむしろパルスの使用
を可能にする。内部アドレスでの定期的な変化とこれが
結びつくと、非対称論理回路が使用できる。つまり、非
対称論理回路の速度上の利点が実現され、一方、列選択
出力に関し、読み出しまたは書き込みのためのポストチ
ャージ論理回路で可能なパルスよりも、さらに広いパル
スを実現している。これらの利点は、以下に詳しく説明
される。
【００１９】図４は、ＤＲＡＭで使用される代表的な復
号方法の概略図である。例えば、８ビットのアドレス情
報は、８つの対応する入力バッファ４００に入力され
る。前置復号段４０２は、そのアドレスを、例えば、２
つの３ビットグループと、１つの２ビットグループに分
ける。該前置復号段４０２は、通常、３入力ＮＡＮＤゲ
ート４０４と、それに続き、寸法が段階的に拡大する駆
動インバータ連鎖４０６とから成る。前置復号段４０２
は、２つの３ビットグループ用に８本の大域復号線の１
組と、２ビットグループ用に４本の大域復号線の１組と
を選択する。大域前置復号線は、３入力ＮＡＮＤゲート
４１０と、それに続き、寸法が段階的に拡大する駆動イ
ンバータ連鎖４１２とから成る最終復号段４０８の入力
となる。該最終復号段４０８は、多数のメモリアレイの
それぞれの特定の列を選択する最終大域列復号線を生成
するために、２５６本の中の１本を選択する。
号方法の概略図である。例えば、８ビットのアドレス情
報は、８つの対応する入力バッファ４００に入力され
る。前置復号段４０２は、そのアドレスを、例えば、２
つの３ビットグループと、１つの２ビットグループに分
ける。該前置復号段４０２は、通常、３入力ＮＡＮＤゲ
ート４０４と、それに続き、寸法が段階的に拡大する駆
動インバータ連鎖４０６とから成る。前置復号段４０２
は、２つの３ビットグループ用に８本の大域復号線の１
組と、２ビットグループ用に４本の大域復号線の１組と
を選択する。大域前置復号線は、３入力ＮＡＮＤゲート
４１０と、それに続き、寸法が段階的に拡大する駆動イ
ンバータ連鎖４１２とから成る最終復号段４０８の入力
となる。該最終復号段４０８は、多数のメモリアレイの
それぞれの特定の列を選択する最終大域列復号線を生成
するために、２５６本の中の１本を選択する。
【００２０】同期型ＤＲＡＭにおいて、入力バッファ４
００の入力端における該アドレスは、該マスタークロッ
ク信号の所与の、例えば、立上がりで、サンプリング
（ラッチ）される。図５のブロック４００は、本発明に
係わる非対称論理回路を使用した、例示的な同期型ＤＲ
ＡＭアドレス入力バッファの概略図である。入力端子５
００における該アドレスは、直列接続のインバータ５０
２と５０４によって、バッファリングされる。インバー
タ５０４の出力は、その出力端に接続されたインバータ
５０８を有する２入力ＮＡＮＤゲート５０６の片側の入
力端に、接続される。インバータ５０８の出力は、入力
バッファ回路の「眞」出力ＯＵＴを形成する。最初のイ
ンバータ５０２の出力は、その出力がインバータ５１２
の入力に接続された、別の２入力ＮＡＮＤゲート５１０
の片側の入力端に、接続される。インバータ５１２の出
力は、入力バッファ回路の補数出力反転ＯＵＴを形成す
る。両方のＮＡＮＤゲート５０６と５１０の第２の入力
端は、一端にされ、適切な出力線ＯＵＴまたは反転ＯＵ
Ｔ上にパルスを送って、該アドレスをラッチするストロ
ーブ信号を受け取る。ワンショット回路５１４（図３の
ブロック３０２と同様）によって、その入力端で受け取
ったクロック信号の立上がりで、負のパルスが生成され
る。ワンショット回路５１４の後段は、出力がストロー
ブ信号であるインバータ５１６である。ストローブは、
クロック入力の立上がりでの非常に細い正のパルスであ
る。アドレス信号の立上がりの遅延を低減するために、
非対称論理回路が、この回路で使用される。つまり、Ｎ
ＡＮＤゲート５０６と５１０は、相対的に大きいＮＭＯ
Ｓトランジスタと小さいＰＭＯＳトランジスタを有し、
一方、インバータ５０８と５１２は、相対的に大きなＰ
ＭＯＳと小さなＮＭＯＳを有している。この例では、Ｃ
ＬＫ ＩＮ信号の立上がりの遅延を最小にするために、
インバータ５１６とワンショット回路５１４は、非対称
のＰＭＯＳ／ＮＭＯＳトランジスタ比を有している。ア
ドレス入力の最初のバッファリングを行うインバータ５
０２と５０４は、正と負のアドレス入力遷移が同じ速度
であることを必要とするので、正常なトランジスタ寸法
比を有している。
００の入力端における該アドレスは、該マスタークロッ
ク信号の所与の、例えば、立上がりで、サンプリング
（ラッチ）される。図５のブロック４００は、本発明に
係わる非対称論理回路を使用した、例示的な同期型ＤＲ
ＡＭアドレス入力バッファの概略図である。入力端子５
００における該アドレスは、直列接続のインバータ５０
２と５０４によって、バッファリングされる。インバー
タ５０４の出力は、その出力端に接続されたインバータ
５０８を有する２入力ＮＡＮＤゲート５０６の片側の入
力端に、接続される。インバータ５０８の出力は、入力
バッファ回路の「眞」出力ＯＵＴを形成する。最初のイ
ンバータ５０２の出力は、その出力がインバータ５１２
の入力に接続された、別の２入力ＮＡＮＤゲート５１０
の片側の入力端に、接続される。インバータ５１２の出
力は、入力バッファ回路の補数出力反転ＯＵＴを形成す
る。両方のＮＡＮＤゲート５０６と５１０の第２の入力
端は、一端にされ、適切な出力線ＯＵＴまたは反転ＯＵ
Ｔ上にパルスを送って、該アドレスをラッチするストロ
ーブ信号を受け取る。ワンショット回路５１４（図３の
ブロック３０２と同様）によって、その入力端で受け取
ったクロック信号の立上がりで、負のパルスが生成され
る。ワンショット回路５１４の後段は、出力がストロー
ブ信号であるインバータ５１６である。ストローブは、
クロック入力の立上がりでの非常に細い正のパルスであ
る。アドレス信号の立上がりの遅延を低減するために、
非対称論理回路が、この回路で使用される。つまり、Ｎ
ＡＮＤゲート５０６と５１０は、相対的に大きいＮＭＯ
Ｓトランジスタと小さいＰＭＯＳトランジスタを有し、
一方、インバータ５０８と５１２は、相対的に大きなＰ
ＭＯＳと小さなＮＭＯＳを有している。この例では、Ｃ
ＬＫ ＩＮ信号の立上がりの遅延を最小にするために、
インバータ５１６とワンショット回路５１４は、非対称
のＰＭＯＳ／ＮＭＯＳトランジスタ比を有している。ア
ドレス入力の最初のバッファリングを行うインバータ５
０２と５０４は、正と負のアドレス入力遷移が同じ速度
であることを必要とするので、正常なトランジスタ寸法
比を有している。
【００２１】アドレス入力５００での論理“１”（ＶＤ
Ｄ）とストローブでの正のパルスの組合せにより、反転
ＯＵＴは、アース電位のままであり、ＯＵＴでは正のパ
ルスとなる。アドレス入力５００での論理“０”（アー
ス）とストローブでの正のパルスの組合せにより、ＯＵ
Ｔは、アース電位のままであり、反転ＯＵＴでは正のパ
ルスとなる。しかし、トランジスタ寸法の非対称性によ
り、ＯＵＴと反転ＯＵＴでの信号は、ストローブパルス
よりいくらか広いパルスである。
Ｄ）とストローブでの正のパルスの組合せにより、反転
ＯＵＴは、アース電位のままであり、ＯＵＴでは正のパ
ルスとなる。アドレス入力５００での論理“０”（アー
ス）とストローブでの正のパルスの組合せにより、ＯＵ
Ｔは、アース電位のままであり、反転ＯＵＴでは正のパ
ルスとなる。しかし、トランジスタ寸法の非対称性によ
り、ＯＵＴと反転ＯＵＴでの信号は、ストローブパルス
よりいくらか広いパルスである。
【００２２】ＯＵＴと反転ＯＵＴでのアドレスパルス
は、前置復号回路に送られる。図６は、本発明に係わる
同期型ＤＲＡＭ前置復号回路の例示的な概略図である。
３つのアドレスビットＡi 、Ａj 、およびＡk は、それ
ぞれ、３つのトランジスタ６００、６０２、および６０
４のゲート端子に接続される。３つのＮＭＯＳトランジ
スタは、前置復号回路のノード６０６と直列に接続され
て、ＮＡＮＤ論理回路を形成している。４番目のＮＭＯ
Ｓトランジスタ６０８は、ゲート端子にＡi の補数（最
下位ビット）を受け取り、トランジスタ６０２と６０４
を第二のプレチャージされた復号ノード６１０に接続す
る。ノード６０６は、アドレス１１１を復号し、ノード
６１０は、アドレス１１０を復号する。Ａj とＡk 用の
他の値を持つ３つの同様な回路は、さらに６つの出力を
生成する。ＰＭＯＳトランジスタ６１２と６１４は、復
号ノード６０６と６１０を、それぞれ正の供給電圧（Ｖ
ＤＤ）にプレチャージし、パルスがＡi −Ａk に入力さ
れると、オフになる。各復号ノード上の信号は、非対称
で段階的に寸法が増大する、３つの直列接続されたイン
バータによりバッファリングされる。インバータ６１
６、６１８、および６２０は、インバータ６２０の出力
にある高い容量性の負荷を駆動するために、ノード６０
６からの信号をバッファリングする。これらの非対称イ
ンバータは、それぞれ８０／２０、８０／１６０、およ
び７００／１７０の例示的なＰＭＯＳ／ＮＭＯＳチャネ
ル幅比率を持っている。インバータ６２２、６２４、お
よび６２８は、同様のＰＭＯＳ／ＮＭＯＳ比で、ノード
６１０からの信号をバッファリングする。この非対称性
は、インバータ連鎖の出力での信号の立上がりの遅延
を、相当に減少させる。
は、前置復号回路に送られる。図６は、本発明に係わる
同期型ＤＲＡＭ前置復号回路の例示的な概略図である。
３つのアドレスビットＡi 、Ａj 、およびＡk は、それ
ぞれ、３つのトランジスタ６００、６０２、および６０
４のゲート端子に接続される。３つのＮＭＯＳトランジ
スタは、前置復号回路のノード６０６と直列に接続され
て、ＮＡＮＤ論理回路を形成している。４番目のＮＭＯ
Ｓトランジスタ６０８は、ゲート端子にＡi の補数（最
下位ビット）を受け取り、トランジスタ６０２と６０４
を第二のプレチャージされた復号ノード６１０に接続す
る。ノード６０６は、アドレス１１１を復号し、ノード
６１０は、アドレス１１０を復号する。Ａj とＡk 用の
他の値を持つ３つの同様な回路は、さらに６つの出力を
生成する。ＰＭＯＳトランジスタ６１２と６１４は、復
号ノード６０６と６１０を、それぞれ正の供給電圧（Ｖ
ＤＤ）にプレチャージし、パルスがＡi −Ａk に入力さ
れると、オフになる。各復号ノード上の信号は、非対称
で段階的に寸法が増大する、３つの直列接続されたイン
バータによりバッファリングされる。インバータ６１
６、６１８、および６２０は、インバータ６２０の出力
にある高い容量性の負荷を駆動するために、ノード６０
６からの信号をバッファリングする。これらの非対称イ
ンバータは、それぞれ８０／２０、８０／１６０、およ
び７００／１７０の例示的なＰＭＯＳ／ＮＭＯＳチャネ
ル幅比率を持っている。インバータ６２２、６２４、お
よび６２８は、同様のＰＭＯＳ／ＮＭＯＳ比で、ノード
６１０からの信号をバッファリングする。この非対称性
は、インバータ連鎖の出力での信号の立上がりの遅延
を、相当に減少させる。
【００２３】しかし、出力信号のパルス幅は、そのパル
スの立下がりでの、回路通過により増大する遅延によっ
てさらに増大する。最終復号回路（図４の４０８）の出
力での大域復号信号のパルス幅は、該パルスの立上がり
を優先した、同様の非対称性のためにさらに増大する。
該パルス幅は、適切な動作に要求される最小サイクルタ
イムまでは増大できるが、超えることは許されない。該
サイクルタイムが、大域復号出力パルスの拡大された幅
に等しい場合は、ある大域列選択は、別の選択により、
同時的に選択を取り消される。同一の列が、２つの連続
するサイクルで選択されると、ポストチャージ論理では
不可能であるが、その列は該２つのサイクルのために維
持される。つまり、本発明の非対称論理回路技術では、
クロックサイクルの期間中は、大域列復号線がオンであ
るようにし、所与の選択時間に対するメモリ帯域幅は、
ポストチャージ論理の場合の２倍となっている。
スの立下がりでの、回路通過により増大する遅延によっ
てさらに増大する。最終復号回路（図４の４０８）の出
力での大域復号信号のパルス幅は、該パルスの立上がり
を優先した、同様の非対称性のためにさらに増大する。
該パルス幅は、適切な動作に要求される最小サイクルタ
イムまでは増大できるが、超えることは許されない。該
サイクルタイムが、大域復号出力パルスの拡大された幅
に等しい場合は、ある大域列選択は、別の選択により、
同時的に選択を取り消される。同一の列が、２つの連続
するサイクルで選択されると、ポストチャージ論理では
不可能であるが、その列は該２つのサイクルのために維
持される。つまり、本発明の非対称論理回路技術では、
クロックサイクルの期間中は、大域列復号線がオンであ
るようにし、所与の選択時間に対するメモリ帯域幅は、
ポストチャージ論理の場合の２倍となっている。
【００２４】大域復号信号は、通常、選択されたビット
と反転ビット線の対を、相補性の局部入出力（Ｉ／Ｏ）
線対に接続する。読み取りサイクルにおける大域復号信
号の始動に関して、該局部Ｉ／Ｏ線は、極性が選択され
たメモリセルに記憶されたデータに依存する差動信号
を、生成する。該局部Ｉ／Ｏ線は、出力が「眞」または
複数の大域Ｉ／Ｏ線上にパルスを生成する作動センスア
ンプの入力端に接続されている。この場所は、該作動セ
ンスアンプ用の起動信号を制御して、該信号のパルス幅
を低減するのに、好都合である。図７は、本発明に係わ
る同期型ＲＡＭ用の例示的なダイナミック差動センスア
ンプの概略回路図である。一対のＮＭＯＳトランジスタ
７００と７０２は、それぞれ、ゲート端子に、Ｉ／Ｏと
反転Ｉ／Ｏを受け取る。交差結合対のＮＭＯＳトランジ
スタ７０４と７０６、および交差結合対のＰＭＯＳトラ
ンジスタ７０８と７１０は、一緒にされ、差動増幅を実
施する。読み取りサイクルであって、選択された列が局
部Ｉ／Ｏ線上に差動信号を生成した後でのみ、差動アン
プが起動される。ＮＭＯＳトランジスタ７１２およびＰ
ＭＯＳトランジスタ７１４および７１６は、ゲート端子
で起動用ストローブ信号を受け取り、該アンプが該差動
入力をセンスできるうにする。つまり、センスアンプ
は、列線が選択されたままで、差動電圧がＩ／Ｏ線上に
ゆっくりと現れる、比較的長い期間の後に、新しく生成
された細いパルスによってストローブされる。
と反転ビット線の対を、相補性の局部入出力（Ｉ／Ｏ）
線対に接続する。読み取りサイクルにおける大域復号信
号の始動に関して、該局部Ｉ／Ｏ線は、極性が選択され
たメモリセルに記憶されたデータに依存する差動信号
を、生成する。該局部Ｉ／Ｏ線は、出力が「眞」または
複数の大域Ｉ／Ｏ線上にパルスを生成する作動センスア
ンプの入力端に接続されている。この場所は、該作動セ
ンスアンプ用の起動信号を制御して、該信号のパルス幅
を低減するのに、好都合である。図７は、本発明に係わ
る同期型ＲＡＭ用の例示的なダイナミック差動センスア
ンプの概略回路図である。一対のＮＭＯＳトランジスタ
７００と７０２は、それぞれ、ゲート端子に、Ｉ／Ｏと
反転Ｉ／Ｏを受け取る。交差結合対のＮＭＯＳトランジ
スタ７０４と７０６、および交差結合対のＰＭＯＳトラ
ンジスタ７０８と７１０は、一緒にされ、差動増幅を実
施する。読み取りサイクルであって、選択された列が局
部Ｉ／Ｏ線上に差動信号を生成した後でのみ、差動アン
プが起動される。ＮＭＯＳトランジスタ７１２およびＰ
ＭＯＳトランジスタ７１４および７１６は、ゲート端子
で起動用ストローブ信号を受け取り、該アンプが該差動
入力をセンスできるうにする。つまり、センスアンプ
は、列線が選択されたままで、差動電圧がＩ／Ｏ線上に
ゆっくりと現れる、比較的長い期間の後に、新しく生成
された細いパルスによってストローブされる。
【００２５】該細い正のパルスの生成前に、ストローブ
入力での論理「低」は、ノード７１８と７２０をＶＤＤ
に引き上げる。細い正のパルスが来ると、ＰＭＯＳトラ
ンジスタ７１４と７１６はオフになり、ＮＭＯＳトラン
ジスタ７１２はオンになる。これにより、交差結合トラ
ンジスタは再生処理を開始でき、その結果、Ｉ／Ｏが反
転Ｉ／Ｏより高い正の電圧であれば、Ｉ／Ｏは出力ノー
ド７２０を瞬時にアース電位にし、その補数のノード７
１８をＶＤＤに保つ。ストローブパルスが来たときに、
反転Ｉ／ＯがＩ／Ｏより高い正電位であれば、交差結合
のトランジスタは、ノード７１８をアース電位にし、ノ
ード７２０をＶＤＤのままにする。非対称論理回路技術
は、ＮＭＯＳプルダウントランジスタ７１２をＰＭＯＳ
プルアップトランジスタ７１４と７１６より大きくする
ことにより、該アンプ内で使用できる。つまり、出力７
１８または７２０は、非常に速い立下がりと遅い立上が
りを持つ負のパルスを有する。ノード７１８または７２
０上の負のパルスの幅は、ストローブパルス幅と、強い
ＮＭＯＳトランジスタ７１２に比べて遅いＰＭＯＳプル
アップトランジスタにより、引き伸ばされたパルス幅の
和に等しい。例えば、２０／４の非対称ＰＭＯＳ／ＮＭ
ＯＳトランジスタ寸法を有する２つのインバータ７２２
と７２４は、それぞれ、出力ノードを駆動する。再度、
ＰＭＯＳをＮＭＯＳより実質的に大きくすることによ
り、各インバータの出力信号の立上がり時間を大幅に低
減できる。これらの信号は、それぞれ、プルダウントラ
ンジスタ７２６と７２８経由で、プレチャージされた大
域Ｉ／Ｏおよび反転Ｉ／Ｏ線に出力される。このよう
に、非対称論理回路技術は、同期型ＲＡＭにおけるＩ／
Ｏ経路の至る所で採用され、通常の対称型回路よりも速
いアクセスを達成している。
入力での論理「低」は、ノード７１８と７２０をＶＤＤ
に引き上げる。細い正のパルスが来ると、ＰＭＯＳトラ
ンジスタ７１４と７１６はオフになり、ＮＭＯＳトラン
ジスタ７１２はオンになる。これにより、交差結合トラ
ンジスタは再生処理を開始でき、その結果、Ｉ／Ｏが反
転Ｉ／Ｏより高い正の電圧であれば、Ｉ／Ｏは出力ノー
ド７２０を瞬時にアース電位にし、その補数のノード７
１８をＶＤＤに保つ。ストローブパルスが来たときに、
反転Ｉ／ＯがＩ／Ｏより高い正電位であれば、交差結合
のトランジスタは、ノード７１８をアース電位にし、ノ
ード７２０をＶＤＤのままにする。非対称論理回路技術
は、ＮＭＯＳプルダウントランジスタ７１２をＰＭＯＳ
プルアップトランジスタ７１４と７１６より大きくする
ことにより、該アンプ内で使用できる。つまり、出力７
１８または７２０は、非常に速い立下がりと遅い立上が
りを持つ負のパルスを有する。ノード７１８または７２
０上の負のパルスの幅は、ストローブパルス幅と、強い
ＮＭＯＳトランジスタ７１２に比べて遅いＰＭＯＳプル
アップトランジスタにより、引き伸ばされたパルス幅の
和に等しい。例えば、２０／４の非対称ＰＭＯＳ／ＮＭ
ＯＳトランジスタ寸法を有する２つのインバータ７２２
と７２４は、それぞれ、出力ノードを駆動する。再度、
ＰＭＯＳをＮＭＯＳより実質的に大きくすることによ
り、各インバータの出力信号の立上がり時間を大幅に低
減できる。これらの信号は、それぞれ、プルダウントラ
ンジスタ７２６と７２８経由で、プレチャージされた大
域Ｉ／Ｏおよび反転Ｉ／Ｏ線に出力される。このよう
に、非対称論理回路技術は、同期型ＲＡＭにおけるＩ／
Ｏ経路の至る所で採用され、通常の対称型回路よりも速
いアクセスを達成している。
【００２６】上記は、本発明の特定の実施例の完結した
記述であるが、種々の変更、変形、または代替案が可能
であろう。従って、本発明の範囲は、上述の実施例に制
限されず、その代わりに、前記の請求の範囲によって定
義される。
記述であるが、種々の変更、変形、または代替案が可能
であろう。従って、本発明の範囲は、上述の実施例に制
限されず、その代わりに、前記の請求の範囲によって定
義される。
【００２７】
【本発明の効果】従って、本発明は、ＣＭＯＳ回路用の
高速伝搬技術を提供する。ＣＭＯＳ回路のトランジスタ
寸法を非対称にすることによって、本発明の技術は、反
対側のエッジが遅くなるという犠牲を払って、伝搬する
信号の情報搬送エッジを高速化する。本発明は、通常の
（対称の）論理段を使用する場合に比べて、回路のアク
セス時間を高速化する。本技術は、情報がでたらめな時
間に変化できず、その代わりに、既知の特定時間にのみ
変化するＣＭＯＳ回路に、使用できる。本発明の技術の
好適な応用例は、アクセス時間が最も重要な設計考慮事
項の一つであるＣＭＯＳ同期型ＤＲＡＭまたはＳＲＡＭ
である。本発明の非対称論理回路技術は、列選択線が、
クロックサイクルの期間中は、オンであるようにし、従
って、ポストチャージ論理の場合よりも、読み取りのた
めの信号を書き込みまたは形成するために使用できるメ
モリ時間をかなり増加させる。
高速伝搬技術を提供する。ＣＭＯＳ回路のトランジスタ
寸法を非対称にすることによって、本発明の技術は、反
対側のエッジが遅くなるという犠牲を払って、伝搬する
信号の情報搬送エッジを高速化する。本発明は、通常の
（対称の）論理段を使用する場合に比べて、回路のアク
セス時間を高速化する。本技術は、情報がでたらめな時
間に変化できず、その代わりに、既知の特定時間にのみ
変化するＣＭＯＳ回路に、使用できる。本発明の技術の
好適な応用例は、アクセス時間が最も重要な設計考慮事
項の一つであるＣＭＯＳ同期型ＤＲＡＭまたはＳＲＡＭ
である。本発明の非対称論理回路技術は、列選択線が、
クロックサイクルの期間中は、オンであるようにし、従
って、ポストチャージ論理の場合よりも、読み取りのた
めの信号を書き込みまたは形成するために使用できるメ
モリ時間をかなり増加させる。
【図１】図１Ａと図１Ｂは、それぞれ、従来技術のイン
バータ連鎖と、本発明に係わる非対称論理回路を有する
インバータ連鎖を示す。
バータ連鎖と、本発明に係わる非対称論理回路を有する
インバータ連鎖を示す。
【図２】非対称論理回路の速度を表す、図１のインバー
タ連鎖のタイミング図である。
タ連鎖のタイミング図である。
【図３】本発明に係わる非対称論理回路を用いたＣＭＯ
Ｓ回路の単純な実施例を示す。
Ｓ回路の単純な実施例を示す。
【図４】ＲＡＭ用の標準的な復号経路を示す概略図であ
る。
る。
【図５】本発明に係わる非対称論理回路技術を用いた同
期型ＲＡＭ用の例示的な入力バッファの概略図でしる。
期型ＲＡＭ用の例示的な入力バッファの概略図でしる。
【図６】本発明に係わる非対称論理回路技術を用いた同
期型ＲＡＭ用の例示的な前置復号回路の概略図である。
期型ＲＡＭ用の例示的な前置復号回路の概略図である。
【図７】本発明に係わる非対称論理回路技術を用いた同
期型ＲＡＭ用の例示的な差動センスアンプの概略図であ
る。
期型ＲＡＭ用の例示的な差動センスアンプの概略図であ
る。
【図８】本発明の非対称論理回路技術用の相補型データ
経路を示す。
経路を示す。
１００ インバータ連鎖 １０４ 実効容量負荷 ２００ 入力信号 ３０２ ワンショット回路 ３０６ 非対称論理回路 ４００ 入力バッファ ４０２ 前置復号段 ４０８ 最終復号段 ８００ ＮＭＯＳトランジスタ ７１４ ＰＭＯＳトランジスタ ７２６、７２８ プルダウントランジスタ ８０４ 非対称論理回路
Claims (15)
- 【請求項１】 入力データが、事前に決められた時間に
のみ変化する相補形金属酸化膜半導体（ＣＭＯＳ）回路
において、 入力端で前記入力信号を受け取り、出力端で前記入力信
号の情報搬送エッジに細いパルスを生成するためのパル
ス発生器と、 ＰチャネルプルアップトランジスタとＮチャネルプルダ
ウントランジスタを有し、前記細いパルスを受け取るた
めの入力端を有する論理回路とで構成され、前記Ｐチャ
ネルおよびＮチャネルトランジスタは、前記信号の前記
情報搬送エッジの高速信号遷移と、反対側のエッジの低
速信号遷移を得るために、比率を決められたチャネル寸
法を有していることを特徴とする高速伝搬回路。 - 【請求項２】 前記論理回路の最初の部分の出力を、入
力端で受け取り、前記信号の前記情報搬送エッジに第二
の細いパルスを生成し、前記の第二の細いパルスが、前
記論理回路の残りの部分を伝搬することを特徴とする第
二のパルス発生器から成る請求項１に記載の高速伝搬回
路。 - 【請求項３】 前記第一と第二のパルス発生器が、それ
ぞれ、ワンショット回路であることを特徴とする請求項
２に記載の高速伝搬回路。 - 【請求項４】 マスタークロック信号がメモリサイクル
を決定し、入力情報は、前記マスタークロックに応じ
て、事前に決められた時間にのみ変化するＣＭＯＳ同期
型ランダムアクセスメモリにおいて、 入力端で前記マスタークロック信号を受け取り、出力端
で前記マスタークロック信号の情報搬送エッジに、細い
パルスを生成するパルス発生器と、 入力端でアドレス情報を受け取り、前記細いパルスによ
ってストロープされて、相補性の対になった出力端子の
１つに、細いパルスとしてアドレス情報を再生するアド
レス入力バッファとから成り、 前記アドレス入力バッファが、各々のゲート端子で前記
細いバルスを受け取る、Ｐチャネルプルアップトランジ
スタとＮチャネルプルダウントランジスタから成り、前
記クロック信号の前記情報搬送エッジでの高速信号遷移
と、反対側のエッジでの低速信号遷移を得るために、前
記ＰチャネルおよびＮチャネルトランジスタの寸法の比
率が決められていることを特徴とする高速伝搬回路。 - 【請求項５】 前記入力バッファが、前記アドレス入力
バッファの前記出力を駆動するために、最初のＣＭＯＳ
段の出力端に接続された入力端を有するＣＭＯＳインバ
ータから成り、前記クロック信号の前記情報搬送エッジ
での高速信号遷移と、反対側のエッジでの低速信号遷移
を得るために、前記インバータのトランジスタ寸法の比
率が決められていることを特徴とする請求項４に記載の
回路。 - 【請求項６】 前記アドレス入力バッファの前記出力端
に接続された入力端を有し、前記クロック信号の前記情
報搬送エッジでの高速信号遷移と、反対側のエッジでの
低速信号遷移を得るために、非対称のトランジスタ寸法
を有するＣＭＯＳ論理回路を使用している復号段から成
るアドレス復号経路から成ることを特徴とする請求項５
に記載の回路。 - 【請求項７】 前記マスタークロック信号を入力端で受
け取り、前記クロック信号の情報搬送エッジに第二の細
いバルスを生成する第二のパルス発生器と、 相補対である局部入出力信号に接続された第一と第二の
入力端を有し、前記第二の細いパルスによってストロー
プされて、細いパルス幅を有する出力を生成する差動セ
ンスアンプとから成る請求項６に記載の回路。 - 【請求項８】 前記差動センスアンプが、各々のゲート
端子で前記第二の細いパルスを受け取る、Ｐチャネルプ
ルアップトランジスタとＮチャネルプルダウントランジ
スタから成り、前記クロック信号の前記情報搬送エッジ
での高速信号遷移と、反対側のエッジでの低速信号遷移
を出力端で得るために、前記ＰチャネルおよびＮチャネ
ルトランジスタの寸法の比率が決められていることを特
徴とする請求項７に記載の回路。 - 【請求項９】 前記差動センスアンプが、前記出力を駆
動する前記差動センスアンプの出力端に接続された入力
端を有するＣＭＯＳインバータから成り、前記クロック
信号の前記情報搬送エッジでの高速信号遷移と、反対側
のエッジでの低速信号遷移を得るために、前記インバー
タのトランジスタ寸法の比率が決められていることを特
徴とする請求項８に記載の回路。 - 【請求項１０】 マスタークロック信号がメモリサイク
ルを決定し、入力情報は、前記マスタークロックに応じ
て、事前に決められた時間にのみ変化するＣＭＯＳ同期
型ランダムアクセスメモリにおいて、 入力端で前記マスタークロック信号を受け取り、前記マ
スタークロック信号の情報搬送エッジで、細いパルスを
生成するパルス発生器と、 入力端でアドレス情報を受け取るアドレス入力バッファ
と、 前記アドレス入力バッファの出力端に接続された入力端
を有し、前記クロック信号の前記情報搬送エッジでの高
速信号遷移と、反対側のエッジでの低速信号遷移を得る
ために、非対称のトランジスタ寸法を有するＣＭＯＳ論
理回路を使用している復号段から成るアドレス復号経路
から成ることを特徴とする高速伝搬回路。 - 【請求項１１】 マスタークロック信号がメモリサイク
ルを決定し、入力情報は、前記マスタークロックに応じ
て、事前に決められた時間にのみ変化するＣＭＯＳ同期
型ランダムアクセスメモリにおいて、 入力端でアドレス情報を受け取るアドレス入力バッファ
と、 前記アドレス入力バッファの出力端に接続された入力端
を有し、前記アドレス情報に応じてメモリセルを選択す
るためと、前記メモリセルの内容を相補対である入出力
線に送り出すための出力端を有するアドレス復号回路
と、 出力端に細いパルスを生成し、差動信号が前記相補対の
入出力線に現れた後に、前記細いパルスを生成すること
を特徴とするパルス発生器と、 前記相補対である入出力線に接続された第一と第二の入
力端を有し、前記細いパルスによってストロープされ
て、細いパルス幅を有する出力を生成する差動センスア
ンプとから成ることを特徴とする高速伝搬回路。 - 【請求項１２】 前記差動センスアンプが、各々のゲー
ト端子で前記第二の細いパルスを受け取る、Ｐチャネル
プルアップトランジスタとＮチャネルプルダウントラン
ジスタから成り、前記クロック信号の前記情報搬送エッ
ジでの高速信号遷移と、反対側のエッジでの低速信号遷
移を出力端で得るために、前記ＰチャネルおよびＮチャ
ネルトランジスタの寸法の比率が決められていることを
特徴とする請求項１１に記載の回路。 - 【請求項１３】 相補形金属酸化膜半導体（ＣＭＯＳ）
回路において、 （ａ）信号の情報搬送エッジで細いパルスを生成する工
程と、 （ｂ）前記ＣＭＯＳ回路の論理ゲートに前記細いパルス
を印加する工程と、 （ｃ）前記信号の前記情報搬送エッジでの高速信号遷移
と、反対側のエッジでの低速信号遷移を得るために、前
記ＣＭＯＳ回路におけるＰチャネルプルアップトランジ
スタとＮチャネルプルダウントランジスタのトランジス
タ寸法比を非対称にする工程とから成ることを特徴とす
る信号伝搬速度の増加方法。 - 【請求項１４】 （ｄ）前記信号が前記非対称ＣＭＯＳ
回路を伝搬するにつれて、前記信号のパルス幅を広げる
工程と、 （ｅ）前記信号のパルス幅を再度低減するために、前記
信号の情報搬送エッジで第二の細いパルスを生成する工
程と、 （ｆ）前記第二の細いパルスに前記ＣＭＯＳ回路を継続
的に伝搬させる工程とから成ることを特徴とする請求項
１３に記載の方法。 - 【請求項１５】 第一ノード上の情報が、事前に決めら
れた時間にのみ変化する相補形金属酸化膜半導体（ＣＭ
ＯＳ）回路において、 前記第一ノードに接続された入力端を有し、前記第一ノ
ード上の前記情報の正の遷移に応じて、出力端に最初の
パルスを生成する第一パルス発生器と、 前記第一ノードに接続された入力端を有し、前記第一ノ
ード上の前記情報の負の遷移に応じて、出力端に第二パ
ルスを生成する第二パルス発生器と、 前記第一パルス発生器の前記出力端に接続された入力端
を有し、前記第一ノード上の前記情報の正のエッジの伝
搬遷延を最小にするために、非対称な寸法比のＰＭＯＳ
とＮＭＯＳトランジスタを有する第一経路の論理ゲート
と、 前記第二パルス発生器の前記出力端に接続された入力端
を有し、前記第一ノード上の前記情報の負のエッジの伝
搬遅延を最小にするために、非対称な寸法比のＰＭＯＳ
とＮＭＯＳトランジスタを有する第二経路の論理ゲート
とから成り、 前記第一論理経路の出力パルスが、第二ノードの状態を
第一論理レベルに設定し、前記第二論理経路の出力パル
スが、前記第二ノードの状態を第二論理レベルに設定す
ることを特徴とするＣＭＯＳ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/269451 | 1994-06-30 | ||
| US08/269,451 US5519344A (en) | 1994-06-30 | 1994-06-30 | Fast propagation technique in CMOS integrated circuits |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181596A true JPH08181596A (ja) | 1996-07-12 |
| JP3129938B2 JP3129938B2 (ja) | 2001-01-31 |
Family
ID=23027312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07165968A Expired - Fee Related JP3129938B2 (ja) | 1994-06-30 | 1995-06-30 | Ｃｍｏｓ集積回路における高速伝搬技術 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5519344A (ja) |
| EP (2) | EP1069685B1 (ja) |
| JP (1) | JP3129938B2 (ja) |
| KR (1) | KR100397360B1 (ja) |
| CN (1) | CN1093702C (ja) |
| DE (2) | DE69533678T2 (ja) |
| TW (1) | TW338190B (ja) |
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| KR960002346A (ko) | 1996-01-26 |
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| JP3129938B2 (ja) | 2001-01-31 |
| DE69520620T2 (de) | 2001-10-11 |
| DE69533678D1 (de) | 2004-11-25 |
| DE69533678T2 (de) | 2006-02-09 |
| EP0690577B1 (en) | 2001-04-11 |
| KR100397360B1 (ko) | 2003-11-13 |
| EP0690577A1 (en) | 1996-01-03 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
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| R250 | Receipt of annual fees |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091117 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101117 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111117 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121117 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131117 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |