DE69031398T2 - Schaltung einer programmierbaren logischen Anordnung - Google Patents

Description

Hintergrund der Erfindung 1. Gebiet der Erfindung:
• Die vorliegende Erfindung bezieht sich auf eine programmierbare Logikanordnung (PLA) und im besonderen auf eine PLA-Schaltung, die für Steuerschaltungen wie Mikrocomputer, Mikroprozessoren und digitale Signalprozessoren geeignet ist.
2. Beschreibung des Stands der Technik:
• Eine programmierbare Logikanordnung ist eine Allzweck-Logikstruktur, die aus einer Anordnung von Logikschaltungen besteht. Die Art und Weise, wie diese Schaltungen programmiert werden, bestimmt, wie die Eingangssignale an die PLA verarbeitet werden. Die PLA wird z. b. in einen Ein-Chip-Mikrocomputer eingebaut, um Befehle zu decodieren und Steuersignale an verschiedene interne Schaltungen zu erzeugen.
• Herkömmlicherweise wird eine solche PLA-Schaltung z. B. in den japanischen Patentveröffentlichungen (KOKAI) Nr.59-100627 (Druckschrift 1) und (KOKAI) Nr.60-223326 (Druckschrift 2) beschrieben.
• Druckschrift 1 beschreibt, daß eine dynamische PLA-Schaltung mindestens zwei in Reihe geschaltete Transistorgruppen aufweist und einen Lade/Pull-down-Betrieb synchron mit einem Taktsignal durchführt. In jeder der Transistorgruppen sind die Leitpfade in den Transistoren parallel geschaltet und die Steuergates jeweils an eine Dateneingangsleitung einer jeden Reihe angeschlossen. Diese Transistorgruppen weisen einen Knotenpunkt auf, der während des Betriebs ladbar ist und ein UND-Arithmetik-Ergebnis wird von den einen Enden der in Reihe geschalteten Transistorgruppen ausgegeben, wenn die anderen Enden der Transistorgruppen mindestens auf eine niedrige Spannung in vorgeschriebenen Intervallen während des Betriebs "heruntergezogen" werden.
• Druckschrift 2 beschreibt eine PLA-Schaltung in einer teilweise dynamischen Struktur, die mit einer UND-ODER-Ebene aufgebaut ist. In der PLA- Schaltung wird eine Ausgabe von der UND-Ebene während des Ladens der ODER-Ebene eingegeben und dann eine Ausgabe von der ODER-Ebene als eine PLA-Ausgabe während des Ladens der UND-Ebene ausgegeben. Auf diese Weise wird die Schaltung durch abwechselndes Laden der ODER- und UND-Ebenen in ihrer Struktur vereinfacht.
• Die PLA des Stands der Technik hat jedoch die folgenden Nachteile.
• In der wie in Druckschrift 1 beschriebenen technischen Anordnung hat die PLA-Schaltung den Nachteil, daß eine PLA-Ausgabe nicht während ihres Ladezeitraums erhalten werden kann.
• Auch kann die PLA-Schaltung wie in Druckschrift 2 gezeigt, keine PLA- Ausgabe während des Ladens der ODER-Ebene liefern. Das bedeutet, daß die PLA-Schaltungen des Stands der Technik während des gesamten Ladezeitraums eine PLA-Ausgabe nicht effektiv und willkürlich nutzen können. Dieser Mangel verlangsamt die Zeitablaufgeschwindigkeit einer Steuerschaltung mit der PLA- Schaltung und resultiert sowohl in niedriger Betriebsgeschwindigkeit der Befehle als auch in niedrigen Durchsätzen.
• US-4,687,959 beschreibt ein Verfahren und eine Vorrichtung zum Zugang zu einer PLA, in der ein verbesserter Zugang zu programmierbaren Logikanordnungen durch folgendes gewährleistet ist: Kontinuierliches Bestätigen und Negieren eines Latch-Eingangs-Steuersignals, kontinuierliches Bestätigen und Negieren eines Steuersignals, das einen ersten logischen Abschnitt der Anordnung entlädt, um häufige, ständige Eingaben an einen zweiten logischen Abschnitt der PLA zu gewährleisten, und Entladen des zweiten Abschnitts der PLA nur auf Empfang einer Zugangsanforderung. Die PLA weist dabei einen UND-Abschnitt, einen ODER-Abschnitt und Ausgabe-Latches auf, wobei der ODER-Abschnitt und die Ausgabe-Latches gemeinsam durch ein einzelnes Signal gesteuert werden.
• US-4,659,948 beschreibt eine programmierbare logische Anordnung einer Ebene, die eine dynamische CMOS-Logik verwendet, die Schalttransistoren an spezifischen Stellen innerhalb einer Reihen-Spalten-Matrix aufweist. Die Transistoren innerhalb einer Spalte sind in Reihe geschaltet und haben ihre Gates gemeinsam in Zeilen verbunden. PMOS und NMOS-Steuertransistoren leiten ausschließlich, um Ausgangs- und Eingangs-Enden der Spalten jeweils an logisch 1 bzw. logisch 0 in aufeinanderfolgenden Phasen eines gemeinsamen Takts anzuschließen. Steuereingänge werden an spezifische Zeilen angelegt. Indem man Dateneingänge an Spalten-Eingangs-Enden anlegt und alle Spalten-Ausgangs- Enden miteinander verbindet, wird die PLA so konfiguriert, daß sie als Multiplexer funktioniert. Indem man die Eingangs-Enden der Spalten auflogisch 0 setzt und die Ausgangs-Enden der Spalten selektiv miteinander verbindet, wird die PLA so konfiguriert, daß sie andere Kombinationslogik-Funktionen durchführt. Während eine verdrahtete ODER-Schaltung als ein Teil der PLA beschrieben wird, wird nichts über das Latchen, den Zeitablauf oder die jeweiligen Signale zur Durchführung solcher Funktionen erwähnt.
• JP-A-63-276327 beschreibt eine dynamische Logikanordnung, um den Betrieb von einer hohen Geschwindigkeit auf eine niedrige Geschwindigkeit zu realisieren, indem man eine Latch-Schaltung vorsieht, die ein Ausgangssignal von einer ODER-Anordnung durch ein niedriges Frequenztaktsignal holt, um ein konkretes Ausgangssignal einer ODER-Anordnung an einen Ausgang der ODER- Anordnung zu bilden. Die ODER-Anordnung empfängt ein Ausgangssignal von einer UND-Anordnung an ihrem Eingang, um ein Ausgangssignal zu bilden, das mindestens ein Eingangssignal aufweist, das dem Eingang der UND-Anordnung zugeführt wird. Ein Ausgangssignal der ODER-Anordnung wird dadurch geholt, daß man ein Taktsignal verwendet, das eine Frequenz des Betriebs-Taktsignals oder ein ganzzahliges Vielfaches davon aufweist, wobei sie das konkrete Ausgangssignal der ODER-Anordnung in der Latch-Schaltung bildet, das dem Ausgang der ODER-Anordnung geliefert wird.
Zusammenfassung der Erfindung
• Um die Probleme zu lösen, ist es dementsprechend eine Aufgabe der vorliegenden Erfindung, eine PLA-Schaltung zu schaffen, die eine PLA-Ausgabe über den ganzen Ladezeitraum ermöglicht.
• Ein andere Aufgabe der vorliegenden Erfindung ist es, eine PLA- Schaltung zu schaffen, die zur Verwendung in integrierten digitalen Halbleiterschaltungen geeignet ist.
• Noch eine weitere Aufgabe der vorliegenden Erfindung ist es, eine PLA- Schaltung zu schaffen, die zur Verwendung in Mikrocomputern geeignet ist.
• Eine PLA-Schaltung gemäß der vorliegenen Erfindung wird in Anspruch 1 beschrieben. Ansprüche 2 bis 7 beschreiben weitere Ausführungsbeispiele der vorilegenden Erfindung.
• Ein Ausführungsbeispiel einer PLA-Schaltung weist folgendes auf: Vorrichtung zum Decodieren eines vorgegebenen Signals nach einer ersten Ladezeit; Vorrichtung zum Latchen des Signals von der Decodiereinrichtung sofort vor einer zweiten Ladezeit; und eine Gate-Schaltungsvorrichtung zum Steuern eines Durchgangs einer Ausgabe der Latcheinrichtung mit einem vorgegebenen Zeitablauf.
• Ein anderes Ausführungsbeispiel eines programmierbaren Logikanordnung-Systems weist folgendes auf: Decodiervorrichtungen mit einer Vielzahl von Eingangsleitungen und einer Vielzahl von Ausgangsleitungen, die zum Decodieren eines Befehls aus einem Befehlsregister dienen, um eine spezifische aus der Vielzahl der Ausgangseitungen während eines ersten Ladens auszuwählen, und zum Durchführen einer logischen Operation zwischen der spezifischen Ausgangseitung und einem Taktsignal (timing signal) von einer Takt- und Steuerschatung während einer ersten Zeitdauer; eine verdrahtete Logikschaltung, die mit der Vielzahl von Ausgangsleitungen der Decodiervorrichtung verbunden ist; eine Vielzahl von Leseverstärkern, die jeweils mit einer der Vielzahl von Ausgangsleitungen der Decodiervorrichtung verbunden sind, um eine Ausgabe von der verdrahteten Logikschaltung zu verstärken: eine Vielzahl von Latch-Vorrichtungen, die jeweils mit der Vielzahl von Leseverstärkern verbunden sind, um eine Ausgabe der Decodiervorrichtung sofort vor einer zweiten Ladeoperation zu latchen; und eine Vielzahl von Logikschaltungen, die mit der Latch-Vorrichtung mittels eines vorgegebenen Taktsignals verbunden sind.
• Gemäß eines Ausführungsbeispiels einer PLA-Schaltung decodiert ein Decoder Signale, die während eines Ladezeitraums benötigt werden, vor einem Ladezeitraum. Die Ausgabe des Decoders wird zu einer Zeit unmittelbar vor dem Laden gelatcht und dann wird die Ausgabe der Latch-Schaltung in einer logischen Operation mit einem vorherbestimmten Taktsignal während eines Ladezeitraums durch eine Gate-Schaltung durchgeführt, um das Ergebnis als eine PLA-Ausgabe zu erzielen.
Kurze Beschreibung der Zeichnungen
• Fig. 1 ist ein Blockdiagramm, das ein digitales Schaltungssystem einschließlich einer PLA-Schaltung gemäß eines Ausführungsbeispiels der vorliegenden Erfindung zeigt.
• Fig. 2 ist ein Schaltplan, der eine PLA-Schaltung gemäß eines Ausführungsbeispiels der vorliegenden Erfindung zeigt.
• Fig. 3 ist ein Ablaufdiagramm für die in Fig. 2 gezeigte PLA-Schaltung.
Beschreibung des bevorzugten Ausführungsbeispiels
• Fig. 1 ist ein Blockdiagramm, das ein digitales Schaltungssystem zeigt, wie etwa einen Mikrocomputer einschließlich einer PLA-Schaltung gemäß eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung. In Fig. 1 weist das System folgendes auf: eine PLA-Schaltung 12, ein Befehlsregister 14, einen Befehls-Festwerts-Speicher (ROM) 16 und eine Takt- und Steuer(T&C)schaltung 18. Das Befehls-ROM 16 speichert Befehle und gibt diese an ein Befehlsregister in Reaktion aüf ein Steuersignal. Das Befehlsregister 14 speichert temporär Befehlsdaten vom Befehls-ROM 16. Die T&C-Schaltung 18 gibt Taktsignale and die PLA-Schaltung 12. Die Schaltung 18 erzeugt auch ein Ladesignal PRC, ein Latchsignal P&sub3; und ein Ausgangs-Steuer-Taktsignal P&sub5;. Die PLA-Schaltung 12 weist einen Befehlsdecoder 10 und eine verdrahtete ODER-Schaltung 30 auf. Der Befehlsdecoder 10 weist einen ersten UND-Abschnitt auf, der einen Befehl vom Befehlsregister 14 decodiert, um eine spezifische Ausgangsleitung auszuwählen und einen zweiten UND-Abschnitt, der eine UND-Operation zwischen der spezifischen Ausgangsleitung und einem Taktsignal von der T/C-Schaltung 18 durchführt, um ein für die Befehlsausführung notwendiges Signal zum Leseverstärker 50 zu übertragen.
• Fig. 2 ist ein detaillierter Schaltplan, der eine PLA-Schaltung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
• PLA-Schaltungen werden normalerweise in einem Mikrocomputer oder der dazugehörigen Einrichtung verwendet. Die PLA-Schaltung weist eine Vielzahl von Decodern 10-1, 10-2 ..., und 10-n auf, von denen jeder eine Vielzahl von komplementären Eingangssignalen A, , B, , C, als einen Befehlscode decodiert. Jeder der Vielzahl der Decoder 10-1, 10-2, ..., und 10-n weist eine NAND-Schaltung auf, die aus Anreicherungstyp-MOS-Transistoren 11 und Verarmungs-MOS-Transistoren 12 bestehen, die in Reihe geschaltet sind. Eine Ladeschaltung 20, die aus einer Vielzahl von N-Kanal-MOS-Transistoren an einem Ende der Decoder 10-1,10-2, ..., und 10-n gebildet ist, wobei die Gates der N- Kanal-MOS-Transistoren gemeinsam mit einem Ladesignal verbunden sind. Die anderen Enden (oder Ausgänge) der Decoder 10-1, 10-2, und 10-n sind mit einer verdrahteten ODER-Schaltung 30 verbunden. Die verdrahtete ODER- Schaltung 30 weist einen Ausgang P1 auf, der mit der Ladeschaltung 40 und dem Leseverstärker 50 verbunden ist. Die Ladeschatung 40 wird gebildet aus einem P- Kanal-MOS-Transistor 41 mit einem Gate, das mit dem Ladesignal verbunden ist. Der Leseverstärker 50 besteht aus einem Inverter 51, der den Ausgang P1 der verdrahteten ODER-Schaltung 30 verstärkt und invertiert, und einem P-Kanal- MOS-Transistor 52 zum Signalform-Formen, der eine positive Rückkopplungsoperation des Ausgangs P2 des lnverters 51 durchführt. Die Latchschaltung 60 weist folgendes auf: einen Eingangsanschluß D, der mit dem Ausgang P2 des Leseverstärkers 50 verbunden ist, eine Taktanschlußklemme L, die ein Taktsignal P3 empfängt, einen Rücksetzeingang R, der ein Rücksetzsignal R empfängt, und einen Ausgangsanschluß Q. Die Latchschaltung 60 kann ein D- Typ Flip-Flop sein. Eine Zwei-Eingangs-AND-Gate-Schaltung 70 empfängt die Ausgabe P4 des Ausgangsanschlusses Q und ein Taktsignal P5, und liefert den Ausgang P6 als einen Ausgang der PLA-Schaltung.
• Fig. 3 ist ein Ablaufdiagramm zur Durchführung einer Befehlsausführung der PLA-Schaltung, wie in Fig. 1 gezeigt wird. Ein Betrieb der PLA-Schaltung in Fig. 1 wird in Bezug auf Fig. 2 beschrieben.
• In Fig. 3 z. B. werden die Maschinenzyklen M1 bis M3 zur Ausführung eines Befehls mit einem Mikrocomputer verwendet, der eine PLA-Schaltung gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung aufweist. Jeder der Maschinenzyklen M1 bis M3 besteht aus vier Zustandszeitabläufen T1 bis T4.
• Normalerweise ist im Maschinenzyklus (oder einem ersten Ladezeitraum) M1 der Zeitraum der Zustandszeitabläufe T1 bis T2 ein Abrufzeitraum von Befehlen , um den Befehlscode A, , B, , und C, , wie in Fig. 2 gezeigt, zu definieren. In der PLA-Schaltung wird der Ladebetrieb in den Zeitabläufen T1 des Maschinenzyklus M1 durchgeführt. Ein Rücksetzsignal RT wird an die Latchschaltung 60 innerhalb der Zeitabläufe T1 des Maschinenzyklus M1 angelegt. Die Zeitabläufe T3 und T4 des Maschinenzyklus M1 sind Befehlsausführzeiträume, während denen eine Ausgabe P6 erhalten und gelatcht wird, die dadurch erzielt wird, daß man den Befehlscode A, , ...C, und decodiert. Das Taktsignal P3 wird während des Zeitablaufs T4 des Maschinenzyklus M1 zugeführt. Die Zeitabläufe T1 und T2 des Maschinenzyklus (ein zweiter Ladezeitraum) M2 sind Zeiträume, in denen der Befehlscode A bis C sich wieder ändert, um den Befehl und das zweite Byte des Befehls zu modifizieren. Aus diesem Grund wird in diesem Zeitraum eine Ladeoperation durchgeführt. Ein Taktsignal P5 wird bei einem Zeitablauf T1 des Maschinenzyklus M2 zugeführt. Die Zeitabläufe T3 und T4 des Maschinenzyklus M2 sind Zeiträume für eine Befehlsausführung, basierend auf einem Befehlscode A, , ... C, , der in den Zeitabläufen T1 und T2 des Maschinenzyklus M2 definiert wird. Das oben beschriebene Verfahren ist f(ir den Maschinenzyklus M3 anwendbar.
• In Bezug auf das Ablaufdiagramm von Fig. 3 wird der Fall beschrieben, daß man eine PLA-Ausgabe P6 in einem Ladezeitraum, der den Zustand szeitablauf T1 des Maschinenzyklus M1 darstellt, erhält.
• Als erstes, wenn das Ladesignal ein L-Pegel bei einem Zustandszeitablauf T1 des Maschinenzyklus M1 wird, ist die Ladeschaltung 20 an, während die Ladeschaltung 40 aus ist, so daß die Ausgabe der verdrahteten ODER-Schaltung 30 auf ein Leistungsquellenpotential Vdd geladen wird. Im Maschinenzyklus M1 wird ein Befehlscode A, , ... und C, von den Decodern 10-1, 10-2, ..., 10-n decodiert. In diesem Fall können die Decoder 10-1, 10-2, ..., und 10-n im Hinblick auf jede beliebige Eingabekombination decodiert werden, indem man die Anreicherungs-MOS-Transistoren 11 und die Verarmungs-MOS- Transistoren 12 richtig miteinander kombiniert. Somit ist das Ladesignal auf einem H-Pegel, so daß die Ladeschaltung 20 angeht, während die Ladeschaltung 40 ausgeht. Deshalb endet ein Ladebetrieb so, daß die Ausgabe der verdrahteten ODER-Schaltung 30 auf ein Erdpotential verringert wird. Dann invertiert im Leseverstärker 50 der Inverter 51 die Ausgabe beim Knotenpunkt P1 und liefert eine Ausgabe P2 auf einem H-Pegel. Wenn die Latchschaltung 60 die Ausgabe P2 in Reaktion auf ein Taktsignal P3 beim Zeitablauf T4 des Maschinenzyklus M1 latcht, liefert sie eine Ausgabe P4 auf einem H-Pegel. Als nächstes, im Maschinenzyklus M2, wenn das Taktsignal P5 auf einem H-Pegel beim Zustandszeitablauf T1 für einen Ladezeitraum ist, öffnet sich das UND-Gate 70, um die Ausgabe P6 im Zustandszeitablauf T1 zu übertragen. In der gleichen Weise wie oben beschrieben erhält man die PLA-Ausgabe P6 beim Zeitablauf T2 des Maschinenzyklus M2, beim Zeitablauf T1 des Maschinenzyklus M3, und beim Zeitablauf T2 beim Maschinenzyklus M3.
• Wenn der Befehlsdecoder 10 keinen Befehl vom Befehlsregister 14 decodiert, erzeugt die Latchschaltung 60 ein Ausgangssignal P4a auf einem niedrigen Pegel, so daß das UND-Gate 70 eine Ausgabe P6a auf einem niedrigen Pegel erzeugt, wie in Fig. 3 gezeigt.
• Die vorliegende Ausführungsform hat die folgenden Vorteile.
• In einer PLA-Schaltung des Stands der Technik kann die PLA-Ausgabe während eines Ladezeitraums nicht benutzt werden, weil die Ausgabe P2 des Leseverstärkers 50 während des Ladebetriebs ein L-Pegel wird, wie von der Ausgabe-Signalform P2a in Fig. 3 gezeigt, so daß die Ausgabe P2a des Leseverstärkers 50 bei einem L-Pegel festgesetzt wird. Im Gegensatz dazu, gemäß einer PLA-Schaltung der vorliegenden Erfindung, sind die Decoder 10-1, 10-2, ... und 10-n so aufgebaut, daß sie eine PLA-Ausgabe P6 während einer Ladeoperation im Zeitablauf T1 oder T2 des Maschinenzyklus M2 oder im Zeitablauf T1 oder T2 des Maschinenzyklus M3 liefern, z. B. im Zeitablauf T4 des Maschinenzyklus M4. Auch latcht in der PLA-Schaltung die Latchschaltung 60 die Ausgabe beim Knotenpunkt P1 durch den Leseverstärker 50, und die UND- Logikschaltung 70 führt ein logisches Produkt der gelatchten Ausgabe und ein Taktsignal P5 aus, so daß man die PLA-Ausgabe P6 im Zeitablauf T1 des Maschinenzyklus M2 erhält. Als Ergebnis kann die PLA-Ausgabe P6 sogar während einer Ladeoperation im Zeitraum M2 (T1 und T2) oder M3 (T1 und T2) erhalten werden. Dieses Merkmal ermöglicht die Realisierung einer PLA-Schaltung ohne Zeitverlust, die als Steuerschaltung für einen Mikrocomputer geeignet ist, wobei somit eine Ausführungsgeschwindigkeit und Durchsätze der Befehle verbessert werden.
• Die vorliegende Erfindung sollte nicht auf das in Fig. 1 und 2 gezeigte Ausführungsbeispiel beschränkt werden. Das zuvor beschriebene Ausführungsbeispiel kann wie folgt modifiziert werden:
• (a) Die NAND-Schaltung kann aus einem UND-Gate mit einem Inverter gebaut werden.
• (b) Die Gate-Schaltung kann ein Gate eines anderen Typs, wie z.B. ein NAND-Gate sein.
• Die PLA-Schaltung gemäß der vorliegenden Erfindung ist auch für andere digitale Geräte anwendbar.
• Wie oben detailliert beschrieben, kann die PLA-Schaltung gemäß der vorliegenden Erfindung während eines Ladezeitraums durch Anordnen einer neuen Verbindung von Decoder, Latchschaltung und einer Gate-Schaltung liefern. Deshalb kann die PLA-Schaltung einen effektiven Zeitablauf als eine Steuerschaltung für einen Mikrocomputer zur Verfügung stellen und die Ausführungsgeschwindigkeit und Durchsätze der Befehle verbessern.

Claims (7)

1. Programmierbare Logikanordnung, die folgendes aufweist:

eine UND-Ebene (10) zum Decodieren von Befehlssignalen (A, A, B, B, C, C) in Reaktion auf mindestens eines von ersten Taktsignalen (TC1, TC2, TC3, TC4), wobei die UND-Ebene (10) eine Vielzahl von Decodierleitungen (10-1, 10-2, ... 10-n) aufweist, von denen jede in Reihe geschaltete Transistoren (11, 12) aufweist;

eine verdrahtete ODER-Schaltung (30), die die einen Enden der Decodierleitungen (10-1, 10-2, ... 10-n) elektrisch miteinander verbindet, um eine gemeinsame Ausgangsleitung (P1) zu bilden;

eine Ladeschaltung (precharge circuit) (40) zum Aufladen der gemeinsamen Ausgangseitung (P1) in Reaktion auf ein Ladesignal (PRC) im vorherbestimmten Takt (T1) in jedem Maschinenzyklus (M1 bis M3); und

eine Latch-Schaltung (60), die an die gemeinsame Ausgangsleitung (P1) angeschlossen ist, um empfangene Daten in Reaktion auf ein zweites Taktsignal (P3), das sich vom Ladesignal (PRC) unterscheidet, zu latchen, wobei die Latch- Schaltung (60) die empfangenen Daten im ersten Maschinenzyklus (M1) latcht, wobei die Latch-Schaltung (60) ein gelatchtes Signal ausgeben kann, wenn die Ladeschaltung (40) die gemeinsame Ausgangsleitung (P1) im vorherbestimmten Takt (T1) im zweiten oder in den späteren Maschinenzyklen (M2, M3) lädt.

2. Programmierbare Logikanordnung gemäß Anspruch 1, die weiterhin aufweist:

eine weitere Ladeschaltung (20), die an die anderen Enden der Decodierleitungen (10-1, 10-2, ... 10-n) angeschlossen ist, um das Entladen der Decodierieitungen (10-1, 10-2, ... 10-n) in Reaktion auf das Ladesignal (PRC) zu verhindern.

3. Programmierbare Logikanordnung gemäß Anspruch 2, bei der die weitere Ladeschaltung (20) eine Vielzahl von Transistoren aufweist, von denen jeder jeweils zwischen Erde und einem der anderen Enden der Decodierleitungen (10-1, 10-2, ... 10-n) angeschlossen ist.

4. Programmierbare Logikanordnung gemäß Anspruch 1, bei der die in Reihe geschalteten Transistoren (11, 12) eine erste Gruppe von Transistoren aufweisen, von denen jeder ein Gate aufweist, das eines der Befehlssignale (A, A, B, B, C, C) empfängt und eine zweite Gruppe von Transistoren, von denen jeder ein Gate aufweist, das die ersten Taktsignale (TC1, TC2, TC3, TC4) empfängt.

5. Programmierbare Logikanordnung gemäß Anspruch 1, die weiterhin aufweist:

einen Leseverstärker (50), der an die gemeinsame Ausgangsleitung (P1) angeschlossen ist, um die Daten auf der gemeinsamen Ausgangsleitung (P1) zu verstärken.

6. Programmierbare Logikanordnung gemäß Anspruch 5, bei der der Leseverstärker (50) folgendes aufweist:

einen Inverter (51), der einen Eingang, der an die gemeinsame Ausgangsleitung (P1) angeschlossen ist, und einen Ausgang aufweist, ferner einen Transistor (52), der eine erste Anschlußeinheit aufweist, die an die gemeinsame Ausgangseitung (P1) angeschlossen ist, eine zweite Anschlußeinheit, die an eine Spannungsquelle angeschlossen ist, und ein Gate, das an den Ausgang des Inverters (51) angeschlossen ist.

7. Programmierbare Logikanordnung gemäß Anspruch 1, bei der die Latch-Schaltung (60) ein D-Typ Flip-Flop aufweist.