KR910009405B1 - 전하분할 방지수단을 가진 다이나믹형 디코우더 회로 - Google Patents

전하분할 방지수단을 가진 다이나믹형 디코우더 회로 Download PDF

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KR910009405B1 KR1019880002896A KR880002896A KR910009405B1 KR 910009405 B1 KR910009405 B1 KR 910009405B1 KR 1019880002896 A KR1019880002896 A KR 1019880002896A KR 880002896 A KR880002896 A KR 880002896A KR 910009405 B1 KR910009405 B1 KR 910009405B1
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Abstract

내용 없음.

Description

전하분할 방지수단을 가진 다이나믹형 디코우더 회로
제1도는 종래의 다이나믹 디코우더 회로를 예시한 회로도.
제2도는 제1도 회로의 동작을 나타내는 타이밍도.
제3도는 본 발명의 제1실시예에 따르는 다이나믹 디코우더 회로의 기본구성을 나타내는 회로도.
제4도는 제3도 회로의 동작을 나타내는 타이밍도.
제5도는 본 발명의 제2실시예에 따르는 다이나믹형 디코우더 회로의 기본구성을 나타내는 회로도.
제6도는 제3도의 디코우더 회로를 사용하는 4개의 입력과 16개의 출력을 갖는 디코우더 회로를 구성하는 경우의 전체구성을 나타내는 회로도.
제7도 및 제8도는 본 발명의 제3실시예에 따른 다이나믹형 디코우더 회로의 제3실시예에 기본구성을 나타내는 회로도.
본 발명은 메모리나 레지스터 회로에 사용되는 다이나믹형 디코우더 회로에 관한 것이며, 특히 디코우딩 기간동안 어드레스 정보에 따라 출력레벨을 예정된 레벨(선택레벨 또는 비선택레벨)로 안정시키는 디코우더 회로에 관한 것이다. 일반적으로, 통상의 다이나믹형 디코우더 회로는 어드레스 신호가 게이트에 입력이 되는 다수의 디코우딩 트랜지스터, 입력되는 한 개의 클럭신호가 게이트에 입력되며 리세트 기간에 전도되는 제1트랜지스터(예를들어, 프리차아징 트랜지스터), 및 다른 클럭신호가 게이트에 입력되며 디코우딩 기간(활성기간)에 전도되는 제2트랜지스터(예를들어, 방전 트랜지스터)를 구비한다. 이로인해, 리세트 기간동안 제1트랜지스터가 도통될 때마다(그때 제2트랜지스터는 오프된다), 디코우더 회로의 출력측 노드에 있는 표유용량(stray capacity)은 프리차아지(precharged)되고, 출력측 전위는 하이레벨로 된다.
다음에, 어떤 사이클 기간(1)이 엔터링될 때, 사이클 기간(1)의 전반의 디코우딩 기간에서는, 어드레스신호가 디코우딩 트랜지스터에 입력됨에 따라 출력측 노드에 직접 접속된 디코우딩 트랜지스터는 오프되고 나머지 디코우딩 트랜지스터는 도통된다. 그때 출력측 노드의 전위는 상기 하이레벨(프리차아지 레벨)로 남아 있고 디코우더 회로는 비선택상태로 있게 된다. 그러나 상기한 디코우딩 트랜지스터의 접속노드의 전위는 접속노드에 존재하는 포유용량에 프리차아지된 모든 전하가 상기 온(on)상태로 되어 있는 제2트랜지스터를 통하여 방전되기 때문에 로우레벨로 된다. 사이클 기간(1)의 후반은 리세트 기간이지만(그때 출력측 노드는 다시 프리차아지 된다), 접속노드의 전위는 상기 로우레벨에 남아 있는 점을 유의하여야 한다.
다음, 사이클 기간(2)의 전반의 디코우딩 기간에서, 디코우딩 트랜지스터에 어드레스 신호가 입력됨에 따라 제2트랜지스터에 직접 접속된 디코우딩 트랜지스터는 오프되고 나머지 디코우딩 트랜지스터는 도통된다. 이때도 역시, 출력측 노드의 전위는 상기 하이레벨임에 틀림없다(즉, 디코우더 회로는 비선택상태이다). 그러나 바로 전 사이클 기간(1)에서는, 상기 접속노드 모두의 전위는 로우레벨로 되므로 접속노드에 존재하는 방전상태에서의 표유용량과 출력측 노드에 존재하는 프리차아지 상태의 표유용량은 온 상태의 디코우딩 트랜지스터를 통하여 병렬로 접속되어진다. 특히, 접속노드에 존재하는 표유용량과 출력측 노드에 존재하는 표유용량의 비율이 높을 때, 디코우딩 기간동안 소위 전압의 용량분할이 발생하며 출력노드의 전위가 저하된다. 그러므로, 상기 디코우딩 기간에서, 디코우더 회로가 비선택상태에 있음에도 불구하고, 출력측 노드의 전위는 로우레벨인 경우 선택된 상태로 잘못인식될 우려가 있다(디코우팅 기간동안 어드레스 신호가 디코우딩 트랜지스터에 입력됨에 따라 모든 디코우딩 트랜지스터가 도통될 때 선택상태가 발생된다).
상술한 바와같이, 상기의 통상의 다이나믹형 디코우더 회로에서는, 디코우딩 트랜지스터의 접속노드에 존재하는 표유용량은 디코우딩 기간(활성기간) 동안 출력측 노드의 표유용량이 존재하는 온상태의 디코우딩 트랜지스터를 통하여 접속되고, 그것에 의해 상기 전압의 용량분할이 나타나고 출력측 노드의 전위가 변동된다. 특히, 접속노드에 존재하는 표유용량값이 크면 상술한 바와같이 출력측 전위가 크게 변동하므로 오동작(misoperation)을 할 수도 있다(비선택상태가 선택상태로 잘못 인식된 상태로).
본 발명은 상기 문제들을 해결하기 위해 만들어졌고 상기 전압의 용량분할로 인한 출력측 전위의 변동을 제거하여 비선택상태를 선택상태로 오인식하는 출력측 전위의 변동을 방지하는데 목적이 있다.
상기 목적을 달성하기 위해서, 본 발명은 제1전원선(Vcc), 제2전원선(GND), 출력노드(OUT), 상기 제1전원선과 상기 출력노드 사이에 접속되고, 상기 출력노드의 출력전위를 소정의 전위레벨로 리세트하기 위해 리세트 기간동안 도통되는 제1트랜지스터(Q6,Q'6), 상기 제2전원선과 접속되고, 디코우딩 기간동안 도통되는 제2트랜지스터(Q5,Q'5), 상기 출력노드와 상기 제2트랜지스터 사이에 직렬로 접속되고, 어드레스 신호에 따라 제어되는 다수의 디코우딩 트랜지스터(Q1내지 Q4,Q'1내지 Q'4), 및 상기 어드레스 신호의 전위 레벨에도 불구하고 상기 리세트 기간동안 상기 제2트랜지스터에 직접 접속된 상기 디코우딩 트랜지스터와 상기 출력노드 사이에 접속된 상기 1이상의 디코우딩 트랜지스터를 강제로 도통시키는 수단(G1내지 G4,G'1내지 G'4)으로 구성되는 것을 특징으로 하는 다이나믹형 디코우더 회로를 제공한다.
상기 구성에 따라, 입력 어드레스 신호의 레벨에도 불구하고, 각각의 리세트 기간에 온 상태의 제2트랜지스터에 직접 접속된 디코우딩 트랜지스터와 출력노드 사이에 접속된 디코우딩 트랜지스터에 의해,다수의 디코우딩 트랜지스터의 접속노드에 존재하는 표유용량은 각각의 리세트 기간에 프리차아지되고(프리차아징 기간이 리세트 기간일 경우에) 또는 방전된다(방전기간이 리세트 기간일 경우에). 그래서 전술한 것처럼 전압의 용량분할에 의한 출력전위의 변동이 리세트 기간후 디코우딩(활성)기간동안 나타나지 않는다.
본 발명의 기술적인 배경을 더욱 분명하게 하기 위하여, 종래의 다이나믹형 디코우더 회로의 구성예를 제1도에 나타냈다.
제1도에서, Q1∼Q4는 N-채널 트랜지스터이고 어드레스 신호(A-D)가 트랜지스터의 게이트에 입력되며, Q5는 방전 N-채널 트랜지스터이고 클럭신호(ψ2)가 트랜지스터의 게이트에 입력되며, Q6는 프리차아지되는 P-채널 트랜지스터이고 클럭신호(
Figure kpo00001
)가 그 트랜지스터 게이트에 입력되며, 클럭신호(
Figure kpo00002
)가 로울레벨로 되고 트랜지스터(Q6)가 도통될 때마다(이때 방전 트랜지스터(Q5)는 오프가 된다), 트랜지스터(Q6및 Q1)(출력측 노드)의 접속노드에 존재하는 표유용량(C0)는 프리차아지되며 출력측 노드에서 뽑아내는 출력 신호(OUT)는 하이레벨로 된다.
제2도는 제1도에 도시된 다이나믹형 디코우더 회로의 동작을 설명하는 타이밍도이다. 먼저, 1사이클 기간(1)에서, 디코우딩 트랜지스터(Q2∼Q4)에 입력되는 각각의 어드레스 신호(B,C 및 D)는 하이레벨이지만, 디코우딩 트랜지스터(Q1)에 입력되는 어드레스신호(A)는 로우레벨이 되어 트랜지스터(Q1)는 오프된다. 그러므로, 비록 클럭신호(ψ2)가 하이레벨이 되어 방전 트랜지스터(Q5)가 도통되더라도(활성기간일지라도), 출력 전위(OUT)는 하이레벨(프리차아지된 레벨)로 남아 있고 디코우더 회로는 비선택상태에 있게 된다.
사이클 기간(1)에서 디코우딩 트랜지스터(Q1∼Q4)와 방전 트랜지스터(Q5)의 접속점과 대응하는 노드((a)∼(d))의 전위는 트랜지스터(Q1)가 오프됨에 따라 로우레벨로 된다. 그로 인해 노드((a)∼(c))에 존재하는 표유용량(C1∼C3)의 모든 전하는 트랜지스터(Q5)를 통해 접지로 방전한다. 사이클 기간(1)의 후반의 프리차아지 기간(리세트 기간)이며, 그러나 트랜지스터(Q1)가 오프되면 노드((a)∼(d))의 전위는 로우레벨을 유지한다는 것을 유지해야 한다(제2도 참조).
다음, 사이클 기간(2)에서는, 어드레스 신호(A,B 및 C)가 하이레벨이지만(그러므로 트랜지스터(Q1∼Q3)는 온상태에 있다), 어드레스 신호(D)는 로울레벨을 유지하고 트랜지스터(Q4)는 오프된다. 그러므로, 클럭신호(ψ2)가 하이레벨로 되고 방전 트랜지스터(Q5)가 도통된다 할지라도(활성기간 일지라도), 출력 전위(OUT)는 하이레벨(비선택상태)이 되지만, 종전 사이클 기간(1)에서는 노드((a)∼(c))의 모든 전위는 로우 레벨로 되는 노드((a)∼(c))에 존재하는 방전상태의 표유용량(C1∼C3)은 온 상태의 트랜지스터(Q1∼Q3)를 통해 출력측과 존재하는 프리차아지된 상태의 표유용량(C0)과 병렬로 접속된다. 표유용량(C1+C2+C3)과 표유용량(C0)의 비율이 높으면 제2도의 참조부호(P)로 나타낸 소위 전압의 용량분할이 나타나고 레벨변동(레벨저하)이 출력측 하이레벨전위(OUT)로 나타난다. 또한 디코우더 회로가 비선택상태에 있을지라도 출력전위가 로우레벨 즉, 선택상태라는 오인식을 할 우려가 있다.
방전상태에서의 표유용량(C1∼C3)이 활성기간동안 온상태의 디코우딩 트랜지스터를 통하여 출력측 노드에 존재하는 프리차아지 상태의 표유용량(C0)과 접속이 되었을 경우 전압의 용량분할에 의한 출력변동은 항상 발생할 수 있다. 상기에 언급된 것처럼, 온상태의 디코우딩 트랜지스터를 통해 표유용량(C1∼C3) 모두가 표유용량(C0)에 병렬로 접속되었을 때 전압의 용량분할 효과가 매우 크게 나타난다.
다음, 제2도의 타이밍도에 나타난 것처럼, 사이클 기간(2)의 후반에서 프리차아징하는 기간이 다시 시작되며 출력측(OUT)의 전위는 통상의 프리차아지 레벨로 리세트된다(하이레벨).
더욱이, 다음 사이클 기간(3)에서, 모든 어드레스 신호(A∼D)는 하이레벨로 되고 모든 디코우딩 트랜지스터(Q1∼Q4)가 도통되어, 클럭신호(ψ2)가 하이레벨로 되고, 방전 트랜지스터(Q5)가 도통되는 활성기간에는 출력측(OUT)의 전위는 로우레벨이 되고 디코우더 회로는 선택상태로 된다. 사이클 기간(3)에서 조차도 프리아차지 기간은 후반사이클 기간에서 시작되며 출력측(OUT)의 전위는 통상의 프리차아지된 레벨(하이레벨)로 리세트시킨다는 점을 주의하라.
상기에 언급된 바와같이, 상기 종래의 다이나믹형 디코우더 회로에서, 디코우딩 트랜지스터의 접속점에 존재하는 표유용량은 활성기간 중에는 온 상태의 디코우딩 트랜지스터를 통하여 출력측에 존재하는 표유용량과 접속된다. 그것에 의해 소위 전압의 용량분할로 인한 출력레벨에 변동이 생긴다. 이런 경우, 특히 접속점에 존재하는 표유용량값이 클 때 출력레벨에 심한 변동이 나타나는데 그것은 오동작을 야기할 수 있다.
본 발명은 상기 문제를 해결하기 위하여 만들어졌다. 제3도는 본 발명의 실시예에 관한 다이나믹 디코우더 회로를 나타낸다. 제3도에서, 제1도의 종래기술과 대응하는 부분은 동일 부재번호를 부여하였다. 즉, Q1∼Q4는 N-채널 디코우딩 트랜지스터이고, Q5는 N-채널 방전 트랜지스터, 및 Q6는 P-채널 프리차아징 트랜지스터이다. 제4도는 제3도 회로의 동작을 나타내는 타이밍도이고, 트랜지스터(Q6)에 입력된 클럭신호(
Figure kpo00003
)가 로우레벨인 기간은(즉, 트랜지스터(Q6)가 온 상태인 기간)은 프리차아징 기간(리세트 기간)이며, 클럭신호(
Figure kpo00004
)가 하이레벨인 기간은 활성기간이고, 활성 기간중에, 클럭신호(
Figure kpo00005
)는 하이레벨로 되며 방전 트랜지스터(Q5)는 도통된다. A∼D는 디코우딩 트랜지스터(Q1∼Q4)에 입력되는 어드레스 신호이다. 상기 언급된 종래기술에서 처럼 트랜지스터(Q1∼Q4)에 직접 입력되는 어드레스 신호(A∼D) 대신에, 제3도에 도시된 것처럼 어드레스 신호(A∼D)가 인버터(I1∼I4)에 의해 먼저 반전되고 NAND게이트(G1∼G4)의 입력측중 하나에 입력되는 다른 입력단에는 클럭신호(
Figure kpo00006
)가 입력된다. NAND 게이트(G1∼G4)의 출력신호(A'∼D')는 디코우딩 트랜지스터(Q1∼Q4)의 게이트에 입력된다. 프리차이징 기간(리세트 기간)동안, 클럭신호(
Figure kpo00007
)는 로우레벨로 되어 NAND게이트(G1∼G4)의 출력신호(A'∼D')(즉, 디코우딩 트랜지스터(Q1∼Q4)의 출력신호(A'∼D'))는 입력 어드레스 신호(A∼D)의 레벨에 관계없이 하이레벨로 된다.
즉, 예를들면, 1사이클 기간(1)에서 어드레스 신호(A)는 로우레벨로 되며 어드레스 신호(B,C 및 D)는 하이레벨(비선택상태)로 된다. 그러나 후반 프리차아징 기간에서는 NAND게이트(G1)의 출력신호(A')는 하이레벨로 되며, 더욱이 NAND게이트(G2∼G4)의 출력신호(B'∼D')는 하이레벨 어드레스 신호(B∼D)와 같이 하이레벨로 된다. 그러므로 프리차아징 기간(리세트 기간) 동안, 노드((a)∼(d))에 존재하는 모든 표유용량은 프리차아지되고 노드((a)∼(d))의 모든 전위는 하이레벨로 된다.
그러므로, 다음 사이클 기간(2)(비선택 기간)의 전반부(활성 기간)에서는 비록 하이레벨 어드레스 신호(A∼C)와 로울레벨 어드레스 신호(D)가 상호 신호(A'∼D')의 현상태로 디코우딩 트랜지스터에 입력되어(즉, 트랜지스터(Q1∼Q3)는 도통되고 트랜지스터 Q4는 오프됨). 노드((a)∼(c))에 존재하는 표유용량이 출력측(트랜지스터(Q6와 Q1)의 접속점) 표유용량과 병렬로 접속되더라도, 노드((a)∼(c))에 존재하는 표유용량이 이미 프리차아지되어 있기 때문에 전압의 용량분할로 인한 출력레벨의 변동(저하)이 없으며 출력측 전위는 완전히 하이레벨(비선택상태)로 된다.
사이클 기간(2)의 후반부에서의 프리차아징 기간에서는 신호(A'∼D')는 다시 하이레벨로 되고 상기 노드((a)∼(d))에 존재하는 표유용량은 모두 프리차아지된다는 것을 유의하라.
다음 사이클 기간(3)에서는(선택기간), 모든 어드레스 신호(A∼D)는 하이레벨로 된다. 전반의 활성기간에서는, 하이레벨 어드레스 신호(A∼D)가 현재로서는 NAND게이트(G1∼G4)의 출력측으로부터의 신호(A'∼D')로서 디코우딩 트랜지스터(Q1∼Q4)에 입력되어 이에 의해 디코우딩 트랜지스터(Q1∼Q4)는 도통된다. 더욱이 하이레벨 클럭신호(ψ2)는 디코우딩 트랜지스터(Q5)를 도통시켜 출력측(OUT)의 전위는 로우레벨로 되며 디코우더 회로는 선택상태로 된다. 사이클 기간(3)의 후반 프리차아징 기간에서는, 하이레벨 어드레스 신호(A∼D)는 신호(A'∼D')의 현상태로 디코우딩 트랜지스터(Q1∼Q4)에 입력되어 트랜지스터(Q1∼Q4)를 도통시키며 노드((a)∼(d))의 표유용량은 프리차아지되는 점을 유의하여야 한다.
각 리세트 기간에서(이 실시예에서는 프리차이징 기간), 노드((a)∼(d))의 표유용량은 프리차아지되고, 이에 의해 비록 노드((a)∼(c))에 존재하는 표유용량이 활성기간동안 출력측 표유용량에 접속된다할지라도 상기 사이클 기간(2)에서처럼 전압의 용량분할에 의한 출력레벨의 변동은 없다.
제5도는 본 발명의 다이나믹형 디코우더 회로의 제2실시예를 나타낸다.
Q'5는 클럭신호(
Figure kpo00008
)가 트랜지스터 게이트에 입력되는 프리차아징 P-채널 트랜지스터이고, Q'1-Q'4는 디코우딩 P-채널 트랜지스터이며, Q'6는 클럭신호(ψ1)가 트랜지스터의 게이트에 입력되는 프리차아징 N-채널 트랜지스터이다. A∼D는 인버터(I1∼I4)에 의해 레벨에서 먼저 반전되는 어드레스 신호이고, NOR게이트(G'1∼G'4)의 입력측중 하나로 입력되며 다른 입력측으로는 클럭신호(ψ1)가 입력된다. NOR게이트(G'1∼G'4)의 출력신호(A'∼D')는 디코우딩 트랜지스터(Q'1∼Q'4)의 게이트로 입력된다.
본 실시예에서, 클럭신호(ψ1)가 하이레벨이고 트랜지스터(Q'6)가 도통될 때 방전기간은 리세트 기간이 된다. 방전기간동안, 클럭신호(ψ1)가 하이레벨이므로, NOR게이트(G'1∼G'4)의 출력신호(A'∼D')(즉, 디코우딩 트랜지스터(Q'1∼Q'4)의 입력신호)는 입력 어드레스 신호(A∼D)의 레벨과 관계없이 로우레벨로 된다.
그러므로 발전기간 동안 디코우딩 P-채널 트랜지스터(Q'1∼Q'4) 모두는 온(on)되며, 노드((a')∼(d'))에 존재하는 표유용량의 전하는 디코우딩 트랜지스터(Q'1∼Q'4)와 온(on) 상태의 방전 트랜지스터(Q'6)를 통하여 접지로 방전되므로 노드((a')∼(d'))의 전위는 로우레벨로 된다.
그러므로, 다음 활성기간(비선택기간)중에는 어드레스 신호(A,B 및 C)가 로우레벨로 되고 어드레스 신호(D)가 하이레벨로 되며 어드레스 신호(A∼D)가 신호(A'∼D')의 현상태로 출력측으로부터 디코우딩 트랜지스터로 입력되며 그로 인하여 트랜지스터(Q'1∼Q'3)가 도통되고 트랜지스터(Q4)가 오프될지라도 출력측(트랜지스터(Q'1)와 (Q'6) 사이의 접속점)으로부터 나오는 전위(OUT)는 완전한 로우레벨을 유지하며 상기 전압의 용량분할에 의한 하이레벨측(선택측)으로의 어떤 증가도 없을 것이다.
제5도의 실시예에서, 모든 어드레스 신호(A∼D)가 로우레벨로 되는 기간은 선택기간이다. 이 경우에, 활성기간동안, 로우레벨 어드레스 신호(A∼D)가 로우레벨 신호(A'∼D')의 현상태로 디코우딩 트랜지스터(Q'1∼Q'4)에 입력되며 이에 의해 디코우딩 트랜지스터(Q'1∼Q'4)가 도통된다. 더욱이, 로우레벨 클럭신호(
Figure kpo00009
)가 입력되어 프리차아지 트랜지스터(Q'5)가 도통된다. 이로인해, 출력 전위(OUT)는 하이레벨이 되어 선택 상태가 된다.
제6도는 제3도에 나타낸 다이나믹형 디코우더 회로를 사용하여 16개의 출력신호(OUT1∼OUT16)가 4개의 어드레스 신호(A∼D)에 의해 출력되는 디코우더의 전체구성을 나타낸다. 디코우더 회로에 입력되는 신호(A',
Figure kpo00010
∼
Figure kpo00011
,D)는 인버터(I1∼I4), NAND게이트(G11,G12∼G41,G42), 인버터(I'11,I'12∼I'41,I'42), 인버터(I″11,I″12∼I″41,I″42)로 구성되는 회로에 의해 형성된다. 제7도는 본 발명의 제3실시예를 나타내고 실시예에서 어드레스 신호(D)는 제3도에 도시된 트랜지스터(Q4)(방전 트랜지스터(Q5)에 직접 접속되는 디코우딩 트랜지스터)의 게이트에 직접 입력된다. 즉, 본 발명은 노드((a)∼(c))에 존재하는 표유용량과 상기 출력측의 표유용량 사이에 나타나는 전압의 용량분할에 관한 문제를 해결한다. 원칙적으로, 제3도에 도시된 인버터(I4)와 게이트(G4)는 반드시 요구되는 것이 아니다. 인버터(I4)와 NAND게이트(G4)는 상기 제3도에서처럼 어드레스 신호(A∼D)의 타이밍을 맞추기 위하여 사용되었다. 제8도는 본 발명의 제3실시예를 보여주며, 제8도의 실시예에서, 어드레스 신호(A 및 B)가 하이레벨이거나 또는 어드레스 신호(C 및 D)가 하이레벨일 때 만약 클럭신호(ψ2)에 의해 방전 트랜지스터(Q5)가 도통되면, 출력측(OUT)의 전위는 로울레벨 즉, 선택상태가 된다.
이 경우에도 역시, 디코우딩 트랜지스터(Q1,Q2) 사이 및 Q3와 Q4사이에 존재하는 표유용량(C1,C2)은 예전에 언급된 실시예와 같은 방식으로 상기 문제들을 야기시킨다. 방전 트랜지스터(Q5)와 직접 접속되는 디코우딩 트랜지스터(Q2및 Q4)의 게이트에 어드레스 신호(B 및 D)가 직접 입력되지만, 다른 디코우딩 트랜지스터(Q1및 Q3)처럼 인버터와 NAND 게이트를 통하여 어드레스 신호(B 및 D)가 입력되는 것도 가능한 것에 유의해야 한다.
제8도의 상기 실시예는 제3도의 실시예를 수정한 것이지만, 같은 방법으로 제5도의 상기 실시예 수정도 가능하며 디코우딩 기간동안 예를들면, 어드레스 신호(A 및 B)가 로우레벨로 되거나 어드레스 신호(C 및 D)가 로우레벨로 될 때 출력측의 전위가 하이레벨 및 선택 상태로 되는 회로를 구성할 수 있다.
본 발명에 따르면, 디코우딩 트랜지스터의 접속점에 존재하는 표유용량이 크더라도, 접속점에 존재하는 표유용량과 활성기간동안 출력측에 존재하는 표유용량 사이의 전압의 용량분할에 의한 출력 전위에서 변동은 없을 것이며, 출력 전위레벨의 오인식을 확실하게 방지할 수 있다.

Claims (6)

  1. 제1전원선(Vcc); 제2전원선(GND); 출력노드(OUT); 상기 제1전원선과 상기 출력노드 사이에 접속되고, 상기 출력노드의 출력 전위를 소정의 전위레벨 리세트하기 위해 리세트 기간동안 도통되는 제1트랜지스터(Q6,Q'6); 상기 제2전원선과 접속되고, 디코우딩 기간동안 도통되는 제2트랜지스터(Q5,Q'5); 상기 출력노드와 상기 제2트랜지스터 사이에 직렬로 접속되고, 어드레스 신호에 따라 제어되는 다수의 디코우딩 트랜지스터(Q1내지 Q4,Q'1내지 Q'4); 및 상기 어드레스 신호의 전위레벨에도 불구하고 상기 리세트 기간동안 상기 제2트랜지스터에 직접 접속된 상기 디코우딩 트랜지스터와 상기 출력노드 사이에 접속된 상기 1 이상의 디코우딩 트랜지스터를 강제로 도통시키는 수단(G1내지 G4, G'1내지 G'4)으로 구성되는 것을 특징으로 하는 다이나믹형 디코우더 회로.
  2. 제1항에 있어서, 상기 출력노드와 상기 제2트랜지스터 사이에서 직렬로 접속되고 상기 다수의 디코우딩 트랜지스터(Q1및 Q2, 제8도)와는 병렬로 접속되며, 어드레스 신호에 따라 제어되는 다수의 다른 디코우딩 트랜지스터(Q3및 Q4, 제8도); 및 상기 어드레스 신호의 전위레벨에도 불구하고 상기 리세트 기간동안 상기 제2트랜지스터의 직접 접속된 상기 다른 디코우딩 트랜지스터와 상기 출력노드 사이에 접속된 상기 다른 디코우딩 트랜지스터를 강제로 도통시키는 수단을 더 포함하는 것을 특징으로 하는 다이나믹형 디코우더 회로.
  3. 제1항에 있어서, 상기 제1트랜지스터(Q6)와 상기 제2트랜지스터(Q5)는 각각 P-채널 트랜지스터와 N-채널 트랜지스터이며, 트랜지스터를 강제로 도통시키는 상기 수단은 각각이 어드레스 신호중의 하나를 각각 수신하는 1 이상의 인버터(I1내지 I4) 및 각각이 상기 제1트랜지스터에 공급되는 클럭신호(
    Figure kpo00012
    )와 상기 인버터중 하나로부터의 출력신호를 각각 수신하는 1 이상의 NAND 게이트(G1내지 G4)를 구비하며 상기 NAND 게이트의 각 출력신호는 상기 출력노드와 상기 제2트랜지스터에 직접 접속된 상기 디코우딩 트랜지스터 사이에 접속된 상기 디코우딩 트랜지스터 중의 하나에 공급되는 것을 특징으로 하는 다이나믹형 디코우더 회로.
  4. 제1항에 있어서, 상기 제1트랜지스터와 상기 제2트랜지스터는 각각 N-채널 트랜지스터(Q'6)와 P-채널 트랜지스터(Q'5)이고, 트랜지스터를 강제로 도통시키는 상기 수단은 어드레스 신호중의 하나를 각각 수신하는 1 이상의 인버터(I'1내지 I'4) 및 각각이 상기 제1트랜지스터에 공급되는 클럭신호(ψ1)와 상기 인버터들 중의 하나로부터의 출력신호를 수신하는 1 이상의 NOR 게이트(G'1내지 G'4)를 구비하며, 상기 NOR 게이트의 각 출력신호가 상기 출력노드와 상기 제2트랜지스터에 직접 접속된 상기 디코우딩 트랜지스터 사이에 접속된 상기 디코우딩 트랜지스터 중의 하나에 공급되는 것을 특징으로 하는 다이나믹형 디코우더 회로.
  5. 제2항에 있어서, 상기 제1트랜지스터(Q6)와 상기 제2트랜지스터(Q5)는 각각 P-채널 트랜지스터와 N-채널 트랜지스터이며, 강제로 트랜지스터를 도통시키는 상기 수단은 어드레스 신호들 중의 하나를 각각이 수신하는 1 이상의 인버터(I1내지 I4) 및 상기 제1트랜지스터에 공급되는 클럭신호(
    Figure kpo00013
    )와 상기 인버터 중의 하나로부터의 출력신호를 각각 수신하는 1 이상의 NAND 게이트(G1내지 G4)를 구비하며, 상기 출력노드와 상기 디코우딩 트랜지스터중 하나 사이에 각각 접속된 상기 다른 디코우딩 트랜지스터와 상기 디코우딩 트랜지스터중 하나, 및 상기 제2트랜지스터에 직접 접속된 상기 다른 디코우딩 트랜지스터에 상기 NAND 게이트들의 각 출력신호가 공급되는 것을 특징으로 하는 다이나믹형 디코우더 회로.
  6. 제2항에 있어서, 상기 제1트랜지스터(Q'6)와 상기 제2트랜지스터(Q'5)는 각각 N-채널 트랜지스터와 P-채널 트랜지스터이고, 강제로 트랜지스터를 도통시키는 상기 수단은 어드레스 신호들 중의 하나를 각각 수신하는 1 이상의 인버터(I'1내지 I'4) 및 상기 제1트랜지스터에 공급되는 클럭신호(ψ1)와 상기 인버터들중의 하나로부터의 출력신호를 각각이 수신하는 1 이상의 NOR 게이트(G'1내지 G'4)를 구비하며, 상기 NOR 게이트의 각 출력신호가 상기 출력노드와 상기 디코우딩 트랜지스터중 하나 사이에 각각 접속된 상기 디코우딩 트랜지스터와 상기 디코우딩 트랜지스터중 하나, 및 상기 제2트랜지스터에 직접 접속된 상기 다른 디코우딩 트랜지스터에 공급되는 것을 특징으로 하는 다이나믹형 디코우더 회로.
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