JPH05504213A - 可変幅のパルスを発生するための装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 液晶表示装置駆動に関する可変幅 のパルスを発生するための回路 本発明は、制御パルスを発生するための回路であって、例えば斯かる回路に入力 される２進数に比例したパルス幅の制御パルスを発生するための回路に関する。

発明の背景 Ｇ１１１ｅｔの米国特許第４，７４２．３４６号および第４，７６６．４３０号 （本明細書に於て参照される）では、共通の基板上に液晶表示（ＬＣＤ）素子と 共に集積された信号駆動回路を有するＬＣＤ装置が説明されている。この駆動回 路には複数のプログラム可能な計数器回路が含まれている。画像輝度を表わす２ 進値がこれらの計数器に入力され、計数器は２進値に比例した持続時間を有する パルスを発生する。次いでパルスの持続時間は電位の振幅に変換されて各表示素 子に入力される。

パルスが８ビツトの２進値を表わすものと考えると最も長いパルスは映像信号の 水平線の能動部にほぼ等しく、即ち約５０μｓｅｃとなる。これらの制約を満た すために、計数器は約５ＭＨｚの速度、例えば５０／２５６μｓｅｃの逆数の速 度で計数しなければならない。ここで、計数器回路が経済的な理由から望まれる ように、アモルファスシリコン（ａＳｉ）を用いて実現されるものとすれば、こ の計数速度は、高速すぎてこの様な回路によって持続出来ない傾向にある。次に プログラム可能な計数器は、比較的複雑になる傾向があり、相当な数の能動装置 を必要とする。

発明の概要 本発明は、２進入力値に対応して可変幅パルスを発生する回路であって、プログ ラム可能な計数器回路よりも一般に簡単になり、プログラマブル計数器よりも低 いクロック周波数で作動することの出来る回路に関する。

この可変パルス幅方式にはそれぞれ出力パルス幅を表わす２進値の１ビツトを処 理するための複数段がカスケード接続されている。各段には各パルス周期の開始 時に所定の状態にプリチャージされる出力回路が含まれている。位相の異なる１ 対のクロック信号φＡｎ、φＢｎがゲート回路に人力されると、ゲート回路は入 力されたデータビットが論理ゼロであるか、論理１の状態であるかに依ってクロ ック信号の一方（φＡｎ）または他方（φＢｎ）の信号を通過する。ゲート回路 は、その段の出力回路に結合されており、ゲート回路を通過せしめられたクロッ ク信号に応じて前記の所定の状態と反対の状態に出力電位をリセットする。

全段は、２進値の最上位ビット（ＭＳＢ）が最初に処理され、また最下位ビット が最後に処理されるようにビットの有効桁に従って順次カスケード配列される。

各逐次段は、その前段の変化状態の出力信号によって使用可能となる。最下位ビ ット段からの出力信号は可変幅パルスを表わす。

図面の簡単な説明 図１は本発明を実現する可変幅パルス発生器のブロック線図である。

図２は図１の各信号ビット可変幅パルス発生段用に実現することの出来る典型的 な回路の論理図である。

図３は図２の回路を説明するための有用な電位波形図である。

図４は図２に図解した単一ビット段の２つの相互接続を示す論理概略図である。

図５は図４の回路の機能性を図解した波形図である。

図６は４ビット方式用に必須のクロック波形を図解した波形図である。

図７は本発明を実現する別の単一ビット可変パルス発生段の概略図である。

図８、図９および図１０は図７の回路の動作を説明する波形図である。

図１１および図１２は図７に図解した種類の単一ビット段を使用した３ビット方 式用のクロック波形図である。

詳細な説明 図１に複数の単一ビット段９０を有する可変幅パルス発生器を一般的なブロック 図で示した。単一ビット段はディジタルデータビットＤ１からＤｎ　（ｎは任意 の整数である）をそれぞれ処理するためにカスケード接続されている。単一ビッ ト段９０はそれぞれ、クロックパルス発生器９１によって供給される個別のクロ ック信号φＡｎ、φＢｎによって刻時される。

カスケード接続された処理段はそれぞれパルス持続時間を表わす１ビツトのデー タワードを入力するためのデータビット入力端子を有し、また出力端子と起動パ ルス入力端子を有する。カスケード接続された各逐次処理段の始動パルス入力端 子は、直前段の出力端子に結合される。外部で発生した起動パルスは最上位ビッ トが入力される段の起動パルス入力端子に入力される。データビットはビットの 有効桁の順番にデコードされ、各段は次の更に上位桁のビット段によって行なわ れる出力変化（遷移）によって逐次使用可能とされ、その変化は各段に入力され るクロック位相φＡｎ、φＢｎの一方の所定の変化に対応している。最下位桁ビ ットを処理する段は、すべての段に入力されるデータワードの大きさを表わすか 、もしくはまた可変幅パルスの終端変化の発生時間を表わす持続パルスである出 力信号ＶＤを発生する。

図２に本発明の一実施例の単一ビット段９０の論理回路の構成を示す。図に示し た様に、単一ビット段９０には、１対のＡＮＤゲート９２と９４、ＯＲゲート９ ６、別のＡＮＤゲート９８、スイッチング・トランジスタ１００、キャパシタ１ ０２、別のスイッチング・トランジスタ１０４、および否定回路１０６を含んで いる。図２の単一ビット段９０の動作を、図３のタイミング図を参照して説明す る。可変幅パルス間隔の開始時に、プリチャージパルス１０８がトランジスタ１ ０４のゲート電極に入力され、このトランジスタをパルス１０８のパルス時間の 間励起し、この実施例に於ては接地側の基準電位源に蓄電用のキャパシタ１０２ を放電させる。これによって単一ビット段９０は初期設定される。単一ビット段 に入力されるディジタル・データビットＤ１が論理ゼロであると、ＡＮＤゲート ９４は使用禁止状態になり、ＡＮＤゲート９２は否定回路１０６を経て使用可能 となる。クロックφＡ１のパルス１１２をＡＮＤゲート９２の別の入力端子に印 加すると、ＡＮＤゲート９２からの出力は高レベルになり、高レベル入力をＯＲ ゲート９６に供給する。すると、ＯＲゲート９６からの出力信号は高レベルとな り、ＡＮＤゲート９８の１つの入力端子に入力される。このとき、起動信号１１ ０が高レベルであると、ＡＮＤゲート９８は使用可能状態になり、その出力信号 はＯＲゲートから高レベル入力が与えられると直ちに低レベルから高レベルに変 化する。ＡＮＤゲート９８からの高レベルの出力信号はトランジスタ１００のゲ ート電極に入力され、その結果キャパシタ１０２は十■　に充電され、また出力 信号Ｖ、は高レベルとなりφＡ１パルスの波形の正の変化と一致する（波形ＶＤ 　（Ｄｌ−０）参照）。

Ｄｌが高論理水準、即ちディジタル「１」にあるときは、否定回路１０６はＡＮ Ｄゲート９２の入力端子の１つに「０」を入力し、そのＡＮＤゲートを使用不可 状態とし、またディジタル「１」がＡＮＤゲート９４の１つの入力端子に入力さ れてＡＮＤゲート９４を使用可能にする。クロックパルス信号φＢ１の状態がデ ィジタル「１」に変化すると、ＡＮＤゲート９４からの出力信号は「０」から「 １」の状態に変化し、その信号はＯＲゲート９６を通ってＡＮＤゲート９８の入 力端子に結合される。ＡＮＤゲート９８は既にその別の入力端子に接続された高 水準の起動信号１１０により使用可能となっているので、ＡＮＤゲート９８から の出力信号は「０」の状態から「１」の状態に変化する。この「１」の状態によ りトランジスター００は、クロックパルスφＢ１の正変化と一致する高論理出力 Ｖ、を供給する。

図２の方式に於ては、可変幅出力パルスがプリチャージパルスの前縁で開始され 、またクロックパルスφＡ１またはφＢ１のいずれかの水平化端で終端する。別 法として、前記のパルスはクロックパルスφへ３またはφＢ１のいずれかの前縁 によって限定された前縁と、プリチャージパルスの前縁によって限定される後縁 を持つものと考えることも出来る。代表的な液晶表示走査８！横向けの用途には 可変クロックパルスの前者の定義が行なわれる。

単一ビット回路９０からの出力信号ＶＤは、以下に説明するように、連鎖中の後 続段９０を作動状態に置き、または使用可能にするために、カスケード接続され た後続段の起動入力端子に印加される。新しいデータビットを入力する前に、別 のプリチャージパルス１０８がトランジスタ１０４のゲートに入力され、キャパ シタ１０２を放電させ、また次のビット周期のために段９０が再初期化される。

図４に「ｎＪビットを含むディジタル信号を処理または復号化するために、図２ に示した複数の単一ビット段の相互接続を示す。注意すべきはプリチャージ信号 線１２０が各単一ビット段９０のトランジスタ１０４のゲート電極に共通に接続 されていることである。従って全ての段が同時に初期化される。またいずれの段 も地膜と同じクロックパルスを受けない場合には、２種類の異なるクロックパル スが必要となることも注意を要する。

図５に２つの単一ビット段を２ビツトＤ１およびＤｌを有するデータ信号をデコ ードするためにカスケード接続されている場合のタイミングチャートを示す。図 ５に於て波形１０８，１１０，１１２および１１４は実質的に図３の波形と類似 しており、またディジタルデータ信号Ｄ１の最上位ビットの復号化と関係してい る。タイミングパルス波形１２０と１２２は、本実施例中の最下位ビットＤ２を デコードするための第２段９０に適用するために、それぞれクロックパルスφＡ ２とφＢ２に関係している。

最上位ビットＤ１のデコードは、図２の単一ビット段について前に説明したデコ ード工程と実質的に同一である。Ｄｌが“０°であるときには、第１段のノード １３０は図５にパルス１１２として示した最初に発生するクロックパルスφＡ１ の前縁に対応して「高」レベルになる。ノード１３０が「高」レベルになると、 次段の比較器段９０のＡＮＤゲート９８が使用可能となる。ここでデータビット Ｄ２が“０＃であるときには、出力信号ＶＤは図５にパルス１２０で示した様に 次のφＡ２クロックパルスの発生に応じて「高」レベルとなる。出力信号Ｖｏの 状態変化は波形１２４で示されている。この状態変化は起動信号の正変化から時 間的にＴ　だけ遅０．０ れて発生する。他方、データビットＤ２が「高」レベル、即ち「１」になると、 出力信号Ｖ、は次に発生するクロックパルスφＢ２に一致して、波形１２６で示 した様に、図示したＴ　だけ遅れて高レベルになる。

０、■ Ｄｌが「１」のときは、第２段のＡＮＤゲート９８は起動パルス１１０の正変化 後、φＢ１の最初のクロックパルスが発生（１１４）すると使用可能となる。Ｄ ｌが「０」であると仮定すると、出力Ｖ、は次のφＡ２のクロックパルス（１２ ０）が発生すると、波形１２８で示した様にＴ　だけ遅れて高レベルになる。し かし、１、Ｏ Ｄ２が「１」であるときには、第２段のＡＮＤゲート９２は禁止され、ＡＮＤゲ ート９４は使用可能となる。

その結果、その段のトランジスタ１００は、Ｔ　だけ１．１ 遅れた波形１３０で示した出力電圧の変化（遷移）による次に発生するφＢ２ク ロックパルス（１２２）のＭ生まで励起されない。

２ビット信号の４種の可能なパルス幅変化と図５に示した特定のクロック信号φ Ａｎ、φＢｎが波形１２４〜１３０で示されている。しかし注意すべきは、変化 点はクロック変化が発生する時間点を変えることによって変化させることが出来 ることである。更に注意すべきは、一度いずれかの段に高レベルの論理入力が（ 各ノード１３０に於て）与えられると、その段の出力ボテンシャルは、データも しくはクロックの状態に於ける変化にかかわらず変化しない。これは、出力状態 がそれぞれのキャパシタ１０２に蓄えられ、プリチャージパルスφｐｃによって ストローブされるときトランジスタ１０４により放電されることがあるにすぎな いからである。更に注意すべきは、トランジスタ１００，１０４とキャパシタ１ ０２の組合せが、セット信号を供給するプリチャージパルスとリセット信号を供 給するＡＮＤゲート９８とのセット／リセット・フリッププロップの機能を果す 。従って実際には、双安定素子をトランジスタ１００゜１０４およびキャパシタ １０２の代りに用いることもできる。

図５に示したφＡ１とφＢ１のクロックサイクルは周期Ｔをもっている。第２段 または次のカスケード段９０のクロックサイクルφＡ２およびφＢ２はＴ／２の 周期を持っている。１つの段のそれに先行する段に対するクロックサイクルに対 して周期が２分の１倍だけ減少することは、本実施例に於ては任意数のカスケー ド段について適用される。従って、ｎｍ４のときには、ビットＤＩ。

Ｄ２．Ｄ３およびＤ４を有する４ビット信号をデコードするときには、タイミン グチャートは図６に示すようになる。図示されている様に、４ビツトデータワー ドをデコードするためには、４段の単一ビット段９０をカスケード接続しなけれ ばならず、クロックパルスφＡ１がらφＡ４まで、およびφＢ１からφＢ４まで の異なる４集合のクロックパルスを必要とする。ｒｏ　０００Ｊのディジタル４ ビツト値を有するディジタルデータ信号について考えると、出力電圧ＶＤは、図 示されているように、最初のφＡ１クロックパルス１１２の発生後、遅延時間Ｔ ｄまではＯＶからそれよりも高いレベルまでレベル変化しない。これは、図５の ２段カスケードに於けるＴ　に対応する。レベル変化は実質的に、図示されて０ ．０ いる様に最初に発生するφＡ４クロックパルス１３６の開始時に発生する。

図７に動的論理もしくはパルス化論理に於いて実施された１ビツトの計数回路の 別の実施例を示す。この実施例に於ては、ブートストラッピング化法が、アモル ファスシリコン半導体装置の様な低速パルス化論理装置から十分に高速のスイッ チング速度を得るために用いられており、その結果例えば図１のシステムに回路 １４０を用いることができる。各１ビツト計数段１４０は、前に計数段９０につ いて示した様に、複数データビットワードをデコードするためにカスケード接続 することができる。

この実施例に於て、各計数段１４０には同じ導電型のトランジスタ１４２から１ ５２と、破線で示したブーストキャパシタ１５８，１６０，１６２，１６４，１ ６６および１６８と、同様に破線で示した浮遊キャパシタンスまたは寄生キャパ シタンス１７０，１７２，１７４および１７６とか含まれている。

まず、ノード１８８に接続されたそれぞれのソース電極を有するトランジスタ１ ４４，１４８と、ノード１８８に接続されたドレーン電極を有するトランジスタ １４５について考える。トランジスタ１４５のソース電極は接地電位に結合され ている。トランジスタ１４４と１４８のドレーン電極はそれぞれ結合キャパシタ １５４と１５６を介してクロックバスφＡｎおよびφＢｎに結合されている。ト ランジスタ１４４，１４５および１４８のゲート電極に加えられる論理人力値を それぞれＤｎ、ＭｌおよびＤｎとするとノード１８８の論理状態は次式で表すこ とができる。

Ｎ０ＤＥ１８８＝　（（（Ｄｎ　・φＡｎ）＋（Ｄｎ・φＢｎ））−Ｍｌ） 信号Ｍｌは起動パルスに対応するが、図２および図３に関して述べた起動パルス に対しては反対の極性を有する。起動パルスＭＩが高レベルにある限りノード１ ８８に於ける出力は低レベルにある。逆にＭｌが低レベルであり、またＤｎが高 レベルにありφＡｎが発生するかまたは１丁が高レベルでφＢｎが発生すれば、 ノード１８８はφＢｎまたはφＡｎが発生すると論理「１」を示す。ノード１８ ８の出力電位は浮遊キャパシタンス１７２に蓄えられる。

トランジスター４４及び１４８のゲート電極への入力信号とノード１８８からの 出力信号とはダイナミックプリチャージ型のバッファインバータによって与えら れる。

図７に於てこれらのインバータには、それぞれ相対的に正の電位子Ｖ　と相対的 に負の電源電位との間に直列に結合されたソース・ドレーン伝導経路を有する複 数のトランジスタ対（１４２，１４３）、（１５０，１５１）および（１５２， １４９）が含まれている。バッファからの出力信号はトランジスタ対の相互接続 線からとられる。入力信号は相対的に負の電源電位に接続されたトランジスタの ゲート電極に入力され、またプリチャージパルスは相対的に正の電源電位に接続 されたトランジスタのゲート電極に入力される。プリチャージパルスφｐｃは各 ビット周期の初めの比較的短い時間発生する。

（ＬＣＤビデオ表示用途についての１ビツト周期は水平線時間であることに注意 する。）バッファインバータの信号入力端子に入力されたデータ論理レベルはプ リチャージパルスの終了前に確立されなければならない。トランジスタ１４２お よび１４３からなり、トランジスタ１４４のゲート電極に入力される論理信号Ｄ ｎを発生するバッファインバータ参照のこと。記憶回路（図に示していない）な どのために供給された、Ｄｎの補数Ｄｎはトランジスタ１４３のゲート電極に入 力される。プリチャージパルスφｐｃはトランジスタ１４２のゲート電極に入力 され、論理信号Ｄｎはノード１っで得られる。人力信号、たとえば■、が低レベ ル論理状態にある場合には、プルダウントランジスタ（１４３）を非導通ならし め、プルアップトランジスタ（１４２）は、φｐｃパルスが発生している間、出 力ノード（１９６）を正の電源電位ＶＳに荷電される。プリチャージパルスの終 了時において、プルアップトランジスタ（１４２）は非導通となり、浮遊キャパ シタンス（１７０）に蓄えられていた電位Ｖｓはバッファインバータの出力ノー ドに接続されたままとなる。

逆に、入力信号（１丁）が高レベル論理状態にある場合には、プルダウントラン ジスタ（１４３）は導通し、浮遊キャパシタ（１７０）に蓄えられたすべての電 荷がバッファインバータの出力ノード（１９６）に接続するのを妨げる。この場 合、少なくともプリチャージパルス終了後すぐに、インバータの出力ノード（１ ９６）の電位は低レベル論理状態にある。τＴが高レベル論理もしくは低レベル 論理にかかわらず、キャパシタ１７０に確立されている論理値は、たとえばＬＣ Ｄ表示用途のための水平線時間の能動部のようなデータワード周期のために保持 される。

プリチャージバッファインバータは、高レベル論理が各ゲート電極（１４４，１ ４８）に加えられたときにデータビット値のソースに向かうインピーダンスがき わめて高くなるようにトランジスタ１４４および１４８にデータビット値を加え るために使用されている。これによりゲート電極への容量性昇圧を後述のように 可能にする。

電荷が最初にインバータの出力ノードに蓄えられ次いで入力データの論理レベル にしたがって放電させられたプリチャージバッファインバータを使用することに より比例化トランジスタを持ったトランジスタを構成するのを回避する。これに より相対的に小型のプルダウントランジスタで相対的に高速なプルダウンを可能 とする。

トランジスタ（１４２，１４３）および（１５０゜１５１）ら成る入力バッファ インバータに関しては、ここに加えられる相対的に負の電源電位は接地電位とみ なされる。トランジスタ１５２および１４９から成る圧力バッファに関しては、 相対的に負の電源電位は、通常、接地電位であるが、この電位をトランジスタ１ ４５のターンオン電位またはしきい値電圧よりも多少低めの値に設定することが 望ましい。その理由を次に示す。ビットサイクル開始時に出力ノード１９０は正 の電源電位Ｖｓにプリチャージされている。この電位は相対的に小型の浮遊キャ パシタンスに蓄えられている。キャパシタ１９６が不注意に放電せしめられた場 合には、次のビットサイクルまで再荷電（この装置内で）されない。したがって 、プルダウントランジスタ１４９が不注意に通電せしめられないようにすること が絶対に必要である。トランジスタ１４９のソース電源に加えられた電位を上げ ると、通電前にゲートに加えられなければならない電位が上がる。このように相 対的に正の電位ＶＢをトランジスタ１４９のソース電極に加えることにより、装 置の雑音余裕度が増す。電源■３の振幅は出力信号ＭＯの低レベルを測定する値 である。出力信号ＭＯは低論理値を示せなければならないので、ＶＢの振幅は低 論理値として認められた最大値以下でなければならない。

出力信号ＭＯはビットサイクルの開始時に論理レベル“１°にあらかじめ荷電さ れ、ノード８８における正パルスの初回発生時に論理レベル“０′に放電される 。この発生は入力信号ＭＩが低レベルになった後にのみ生じることができる。

図７の回路の相対タイミングを図８に波形で示す。

可変図７を参照すると、すべてのプルアップトランジスタ１４２，１４４，１４ ８，１５０および１５２はエンハンスメント型のもので、各々の相対出力ノード を相対的に低速ソースフォロワ−モードで荷電することが意図されている。プリ チャージバッファインバータについては、ブリチャージングは、通常、水平ブラ ンキング間隔の間に生じるので重要ではない。ブランキング間隔は、相対的に小 型の低移動性プルアップトランジスタの場合でも、十分な荷電時間を提供する。

トランジスタ１４４もしくは１４８によるノード１８８の荷電時間はまた別の事 柄である。まず最初に、トランジスタ１４４および１４８のゲートに加えられた 駆動電圧は（φｐ　ｃ−ＶＴ）よりも大きくなく、ここでφｐＣはトランジスタ １４２もしくは１５０に加えられたプリチャージクロックパルスの振幅であり、 ＶＴはトランジスタのしきい値電圧（約数ボルトであろう）である。第２番目に 、利用できる時間が限られていること。

能動線間隔５３μｓｅｃの８ビツトのデータサンプルを考察してみる。クロック 位相φＡ８．　φＢ８のクロツク周期は５３／１２８μｓｅｃすなわち０．４１ ５μｓであり、これはノード１８８に荷電するには相対的に短い周期である。

トランジスタ１４４および１４８の荷電可能性はゲートドライブ電位を昇圧させ ることによって強化される。

ノード１９６が論理“１“を示し、トランジスタ１４４を介してノード１８８を 荷電することが望ましいことを考察してみる。公知のように、トランジスタに加 えられるゲート／ソース電位が大きい程、これにより導通ずる電流は大きくなり 、その結果、容量負荷の荷電時間は短くなる。

ノード１９６に向うインピーダンスは、トランジスタ１４２および１４３は共に 通電状態にないので（ノード１９６が論理“１゛を示している場合）、実質的に 容量性である。トランジスタ１４４のドレーン電極１５５に加えられた正の進行 うロックパルスφＡを考察してみる。

ここにはトランジスタ１４４をバイアスする論理“１″の電位があるので、ノー ド１８８はドレーン／ソース通電経路を介して荷電を開始する。ただし、トラン ジスタ１４４のドレーン電極に加えられたクロックパルスφＡの一部はキャパシ タンス１５８を介してそのゲート電極に結合され、その結果、ゲートドライブ電 位を強化し、トランジスタをＯＮするのを困難にすることに注意する。

さらに、ノード１８８が荷電を開始すると、この電位の一部はキャパシタンス１ ６０を介してゲート電極に再結合し、ゲートドライブを一段と強化する。

キャパシタンス１５８，１６０および１７０は、互いに関連し合い、ａ）トラン ジスタ１４４のゲート電極のドライブ電位を昇圧し論理１がそのゲートに加えら れたときにカレントドライブを強化し、ｂ）トランジスタ１４３がゲートを地面 にクランプしているときにクロック電位がゲート電極に結合してトランジスタ１ ４４が不注意にＯＮされることのないよう、およびＣ）クロック電位がキャパシ タ１５８および１６０を介してノード１８８に結合して不注意にトランジスタ１ ４９をＯＮすることのないように形成されている。

クロック信号φＡとφＢは、ノード１８８に接続されているキャパシタンスを変 化させるために供給される電流を制限するために、キャパシタ１５４と１５６を 介してトランジスタ１４４，１４８のドレーン電極に結合される。導通用に供給 可能な電流を制限することによって、比較的小さなプルダウントランジスタ１４ ５を使用することができる。容量性結合型のクロック信号から供給可能な電流が Ｃｄ　ｖ　／　ｄ　ｔに比例しているので、クロック信号の変化を長くすること が有利である。従って図７に示したすべての段に対して、傾斜した前縁を持つク ロックパルスが使用される。即ちクロック信号は図８に図示したような鋸歯状波 形を持つように配列されている。クロック電位の容量結合は大きな振幅のクロッ ク信号が用いられることを要求する。その結果、遮断されるトランジスタ１４４ または１４８のドレーン電極の電位は半導体装置の許容変数値を超えない。この 様な電位過剰を排除するために、ダイオード接続したトランジスター４６および １４７はそれぞれのドレーン電極とクランプ電位点との間で結合される。クラン プ電位は所要のクランプレベルよりも低いしきい値電位である。

図９に、トランジスタ１４３が非励起状態のときの単一ビット段の種々の波形を 示す。ノード１９６は曲線１９８で示した様な周期Ｔに対する電圧レベルにある 。

ノード１９６は静電的にほぼ＋Ｖ　にあるか、またはこのレベルよりも僅かに高 いので、トランジスター４４はＯＮされる。注意すべきは、Ｄｎが「低」レベル にあり、またＭｌ即ち起動入力信号が「高」水準にあるときには、ノード１９８ がノード１９６に於ける電圧に相当することである。またこれらの条件下では曲 線２００はノード１８８に於ける低い電圧のインパルス１９５を、曲線２０２は ノード１９０に於ける電圧（＋Ｖ　）を示し、また波形２０４はφＡｎまたはφ Ｂｎクロックのいずれかのクロック信号を表わしている。ＭＩ倍信号、その他の 信号条件が同じに保たれた状態で「低」レベルになると、ノード１８８は曲線２ ０６で示した様な電圧変化を受け、またノード１９６はブーストドライブφＡｎ またはφＢｎがクロック信号２０４の形で計数段１４０に加えられるときに、曲 線２０８で示した電圧にある。曲線２１０は、ノード１８８が高レベルになった ときのノード１９０の放電状態を示している。実際には、コンピュータシミュレ ーションにより、ノード１９０は、波形２１０について図９に示した様に約Ｔ／ ２の時間が経過するまで殆ど放電しない。この特性は複数のカスケード段縫段の タイミングを向上させるために利用することが出来る。

図９に於て、φＡｎまたはφＢｎクロックのいずれかが発生したときに、Ｍｌ信 号が「高」水準にあれば、トランジスタ１４５は導通状態のままであり、またノ ード１８８は、トランジスタ１４４が電極間キャパシタ１５８によって与えられ る前述のゲートブートストラッピング作用によって導通状態にある場合に於ても 、曲線２００で示した様に電圧を若干上昇させることが出来るに過ぎない。ノー ド１８８の電圧上昇は、このとき（波形２００）には、電圧増加がしきい値電圧 と基準電圧の和（ＶＴＨ＋ＶＢ）に等しい電圧水準を超えない限り、トランジス タ１４９をＯＮするのには不十分である。従ってこのときのノード１８８に於け る単一のインパルス電圧２００によってはノード１９０の放電は生じない。しか しこの様なしきい値未満のインパルスの多くは累積効果を有することがあり、ま たプリチャージパルス１８０の終了後長い時間（例えば５０，０μＳ）がなりの 放電を行なうこともある。この様な誤った放電を生じないようにするために、最 大インパルス量１９５（波形２０ｏ）がトランジスタ１４９のしきい値電圧ＶＴ Ｒよりも少なくとも３．０ボルト、下になければならないことが実験的に確定さ れた。従ってトランジスタ１４９のしきい値電圧が３．０ボルトであるときには 、＋ＶＢのレベルはノード１８８に於て発生し得る最大インパルス電圧に等しく なければならない。２．０ボルトのインパルス電圧２００が実際には基準である 。

図７の論理段１４０に於て、Ｄｎデータビットが「低」レベルにあり、またＤｎ が「高」レベルにあり、これによりトランジスタ１４３を導通すると仮定する。

この条件下での種々のノードに関係した電圧波形が図１０に示されている。曲線 ２１６はＭＩ倍信号「低」又は「高」かどうかに係わらずノード１９６の電圧を 示している。

曲８１２１２は、Ｍｌ信号が「高」レベルであるときには、発生する妨害電圧は 非常に小さいことを示している。曲線２１４はＭｒ倍信号「低」レベルにあると きには、ノード１８８に於ける電圧が若干高くなることを示している。曲線２１ ８はノード１９０の電圧を表わしており、ＭＯ倍信号＋Ｖｓ（ノード１９０の電 圧）であることを示している。曲線２２０はノード１５５に現れる電圧振幅がか なり大きいことを示している。この電圧２２０は、装置１４４が非導通状態にあ るので、振幅が曲線２０４に接近することがある。この電圧振幅が大きいので、 キャパシタ１５８を介しての結合によって装置１４４をＯＮさせることがある。

これを防ぐために、クランピングトランジスタ１４６および１４７が曲線２０４ に対して曲線２２０の振幅を制限するために設けられている。

１個のチャネルトランジスタ１４３が導通状態にあり、また別のチャネルトラン ジスタ１５１が非導通状態にあるとき、またはその逆にあるとき、ノード１８８ でのインパルスは、φＡｎまたはφＢｎのチャネルクロックパルス２０４のそれ ぞれの発生時にトランジスタ１１４または１４８がそれぞれＯＦＦ状態にあれば 、不十分なレベルにある。いまこの場合を仮定すると、トランジスタ１４３と１ ５１は、パルス２０４がφＡｎまたはφＢｎのいずれかに対して発生している間 、ノード１９６またはノード２２２における電圧をそれぞれノード１８８に現れ る電圧よりも高い、トランジスタしきい値電圧よりも低く維持するために装置の 立場から十分に大きくしなければならない。実際に、周期Ｔ（図９または図１０ ）が０．７μｓに等しければ、トランジスタ１４４および１４８のチャネル幅Ｗ がそれぞれ２００．０ミクロンに等しいと仮定すれば、それぞれチャネル幅Ｗが ２００．０ミクロンに等しいトランジスタ１４３および１５１は十分である。従 って、このようにして、小型のデータ切換装置によって大型の切換装置の制御を 行なうことが出来る。この特性は、本発明のプリチャージノードの、ブートスト ラップ回路段１４０に特有のものと考えられる。

図１１は、カスケードに接続された１ビツト計数段１４０の３段を含むシステム についての代表的なタイミング図である。この実施例に示した様に、φＡｎクロ ックまたはφＢｎクロックについてのドライブパルスはそれぞれＴのパルス時間 を持っているとみなされる。注意すべきは、５Ｔ／２の最低パルス周期が３段の カスケード連鎖に対する起動パルスの縁端から発生することである。データ出力 は、図示されている様に、逐次増加するデータ信号値をデコードするために、デ ータ出力は２Ｔごとに発生する。注意すべきは、図１１に示したタイミングは若 干の余裕度を考慮していること、即ちタイミングは非限界タイミングに設計され ていることである。これは所定段１４０に対するＭ１入力信号が、その段用のφ Ａｎクロック信号が増加し始める前と、その段のφＢｎクロック信号の終了後に Ｔ／２の時間遅れで低レベルになり始めるために生じるものである。この様なタ イミングにより逐次段のクロック信号が若干量なりあうことは許容することが出 来る。

図１２は、限界タイミングの実施例である。この実施例に於ては、出力デコード ステップは互いに密接して（３Ｔ／２）ごとに）起ることが出来る。ここではＭ ｌ信号が低レベルになる時間と所定の段１４０に対するφＢｎクロックパルス信 号が立下りはじめる時間との間には何らの余裕も介在させられていない。φＡｎ の立上り前のＴ／２の遅延が維持される。注意すべきは所定段１４０に対して初 期遅延時間は５Ｔ／２に維持されていることである。

ＦＩＧ、９　・ ＦＩＧ、１０ 要　約　書 カスケード結合されている複数の論理段を含む可変幅パルス発生器。各段はパル ス幅を限定するデータワードの特殊ビットに応答してその段に入力される位相の 異なる複数のクロック信号の１つを選択するように配列される。論理段はすべて 各可変パルス間隔の始めに発生するプリチャージパルスにより最初は使用不能状 態にある。

各段はその前段によって選択されたクロック信号のクロックパルスの発生によっ て使用可能状態となる。最終段は可変幅パルスに対応する出力を供給する。

国際調査報告 国際調査報告 ＰＣＴ／ＦＲ９１１００９６２ ＳＡ　！７７２

Claims (12)

【特許請求の範囲】
1. １．所望のパルス幅を表わすｎビットの２進値（ｎは整数）の発生源と、 クロック信号のｎ個の序数の番号を付した信号対を発生するための手段であって 、１対のクロック信号の位相が互いに相対的に且つ他の信号対に相対的に変位し ており、また序数番号のクロック信号対のクロック信号が次の低番号のクロック 信号対のパルスの数の少なくとも２倍のパルスを有する信号発生手段と、 ｎ個のカスケード接続された計数段であって、各段が１対のクロック信号φＡｎ ，φＢｎを受信するためのそれぞれの入力端子と、前記ｎビットの２進値のビッ トＤｎを受信するために前記発生源に結合されたビット入力端子と、起動入力端 子と、出力端子とを有しており、各段の起動入力端子が前段の出力端子に結合し ており、また最終段の出力端子が出力パルスを供給し、各段の起動入力端子に状 態変化が発生したのちにそれぞれ第１と第２の状態を示す前記ビットＤｎ用の前 記クロック信号φＡｎ，φＢｎの１つの変化に対応して出力変化を行なう係数段 と、を備えていることを特徴とする可変幅のパルスを発生するための装置。
2. ２．請求項１記載の装置において、クロック信号φＡｎがクロック信号対φＡｎ ，φＢｎの対応クロック信号φＢｎに関して１８０度の位相差を示すことを特徴 とする装置。
3. ３．請求項１記載の装置において、前記各計数段が、プリチャージ信号に応答し て、その出力端子に所定の出力状態を確立するためのプリチャージ手段を更に有 することを特徴とする装置。
4. ４．請求項３記載の可変パルス幅発生装置において、前記プリチャージ手段が、 前記出力端子と、実質的に定電位の点との間に結合されたキャパシタンスと、 前記出力端子と所定の電源電位の１点との間に結合された主導電路と、前記プリ チャージ信号を受信するように結合された制御電極とを備えたトランジスタと、 を有することを特徴とする装置。
5. ５．請求項３記載の装置において、前記プリチャージ手段が、第１の状態を示す 様に前記出力端子を条件化するために前記プリチャージ信号に応答し、また第２ の状態を示す様に前記出力端子を条件化するために前記クロック信号の前記１つ の変化に応答する双安定回路を有することを特徴とする装置。
6. ６．請求項１記載の装置において、前記各計数段は、前記クロック信号φＡｎ， φＢｎおよび前記データビットと結合され、下記の論理関数 （φＡｎ・Ｄｎ）＋（φＢｎ・Ｄｎ） に従って、信号をその端子に供給するための第１の論理手段と、 前記第１の論理手段からの信号と、前記起動入力端子に入力される信号Ｓに応答 して、下記の論理関数Ｓ・（（φＡｎ・Ｄｎ）＋（φＢｎ・Ｄｎ））に従って信 号を供給する第２の論理手段と、を備えていることを特徴とする装置。
7. ７．請求項６記載の装置において、更に前記出力端子と第１の電源電位との間に 結合された主導電路と、前記第２の論理手段に結合された制御電極とを有する第 １のトランジスタと、 前記出力端子と第２の電源電位との間に結合された主導電路と、各可変幅パルス の周期の始めに前記第２の電源電位に於て出力端子を確立するためのプリチャー ジ信号を受信するために結合された制御電極と、を備えていることを特徴とする 装置。
8. ８．請求項１記載の装置において、前記各計数段は、各々が第１、第２の電極と 制御電極とを有する第１、第２、および第３のトランジスタと、 前記第１および第２のトランジスタを前記φＡｎとφＢｎのクロック信号に結合 するためのそれぞれの手段と、 前記データビットＤｎを前記第１のトランジスタの制御電極に結合するための第 １の手段と、前記データビットＤｎの補数を前記第２のトランジスタの制御電極 に結合するための第２の手段と、を備え、前記第１および第２のトランジスタの 第２の電極が前記第３のトランジスタの第１の電極と結合されており、前記第３ のトランジスタの第２の電極と制御電極とがそれぞれ第１の電源電位および前記 起動入力端子に結合されている、ことを特徴とする装置。
9. ９．請求項８記載の装置において、 前記第１の手段は、前記第１のトランジスタの制御電極と第２の電源電位との間 に結合された主導電路と、且つ各可変パルスの始めにプリチャージ信号を受信す るように結合された制御電極とを有する第４のトランジスタを有し、また前記第 ２の手段は、前記第２のトランジスタの制御電極と前記第２の電源電位との間に 結合された主導電路と、且つ各可変パルスの始動時にプリチャージ信号を受信す るために結合された制御電極とを有する第５のトランジスタを有することを特徴 とする装置。
10. １０．請求項８記載の装置において、前記第１および第２のトランジスタの第２ の電極に結合された制御電極、および前記出力端子と第３の電源電位との間に結 合された主導電路を有する第４のトランジスタと、前記出力端子と第２の電源電 位との間に結合された主導電路、およびプリチャージ信号を受信するために結合 された制御電極を有する第５のトランジスタと、を更に備えていることを特徴と する装置。
11. １１．可変幅のタイミングパルスを表わすｎビットデータ源と、 ｎ対のクロック信号φＡｎ，φＢｎを発生し、逐次高い番号を付した信号対が、 より下位の桁の前記ｎビットデータのビットと連結しており、また逐次より高い 番号のクロック信号対がその直前のより小さい番号を付した信号対よりも所定の 間隔に渉ってより多数のパルスを含む信号対発生手段と、 ｎ個の序数番号の複数段であって、各序数番号段が次のより大きい番号段を使用 可能とするパイプライン方式で作動するように結合されており、各段が前記ｎビ ットデータのデータビットＤｎおよびそれに関連するクロック信号φＡｎ，φＢ ｎに応答して前記データビットＤｎの第１および第２のそれぞれの状態に従って 前記クロック信号の１つを選択する序数番号の複数段と、を備えていることを特 徴とする可変幅パルスを発生するための装置。
12. １２．第１のｎビットデータのデータ源と、第２のｎビットデータのデータ源と 、 パイプライン方式で作動するように結合されたｎ個の序数番号の複数段であって 、序数番号の各段がより大きい番号の次段を使用可能とし、各段が前記第１のｎ ビットデータの各データビットおよび前記第２のｎビットデータの各データビッ トに応答し、また各段に入力される各データビットの状態に所定の通り対応して 使用許可出力信号を供給するｎ個の段と、 を組合せたことを特徴とする装置。