JPS58182184A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
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- JPS58182184A JPS58182184A JP57063224A JP6322482A JPS58182184A JP S58182184 A JPS58182184 A JP S58182184A JP 57063224 A JP57063224 A JP 57063224A JP 6322482 A JP6322482 A JP 6322482A JP S58182184 A JPS58182184 A JP S58182184A
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１） 発明の技術分野
本開明はデコーダ回ｗ１．４？にＲＯＭ （ｒｅａｄ
ｏｎｌｙｍｅｍｏｒｙ）のワードｍｔ−ｉ４択するため
のロウアドレスデコーダ回路に関する０ （２）技術の背景 ＲＯＭに配憶されたデータを絖み出すには先ずロウアド
レスによって指定され２１つのワード−４−ｉ！４択す
る必要がある。これを行うのかロウアドレスデコーダ（
以下率にデコーダとも称す）である。このデコーダは主
としてナントゲートの機能′に釆す直列接続のトランジ
スタ群からなり、各駅トランジスタの制御ゲートにはロ
ウアドレスの各ビットＡ。＋Ａ１・・・丸が印加式れる
０然し、このよりなａ成であると９例えは１２８（＝２
”）本のワード線ｔ）ｌ！ｉ択−ｒるデコーダにあって
は各ワード線毎に７個の直列接続のトランジスタｔＷ１
ｔｆ′ｆなければならず、高集積化を−ることが困難に
なる０このために、いわゆるプリデコード部を設けたデ
コ−ダが提案された。このプリデコード部を介すことに
よって、前記ナントゲート構成のトランジスタ群のトラ
ンジスタ数を減らすことができる０すなわち＋Ａｏ＋Ａ
、・・・Ａ、ｔビットからなるロウアドレスをツリデコ
ード部にてＡｏ ＠Ａ１− Ａｔ・Ａｓ 、 Ａ４・Ａ
１・・ （・はアンド論理ｔ−表わす）なる出力に変換
し、これら組合せの形で前記トランジスタの制御ゲート
に印加するので１組合せた分だけ骸トランジスタの４ｒ
ｌＡ数を減らすことができる０本発明蝶このようなプリ
デコード部と、これに接続するメインデコード部とｔ−
備えた形式のデコーダについて言及する。
ｏｎｌｙｍｅｍｏｒｙ）のワードｍｔ−ｉ４択するため
のロウアドレスデコーダ回路に関する０ （２）技術の背景 ＲＯＭに配憶されたデータを絖み出すには先ずロウアド
レスによって指定され２１つのワード−４−ｉ！４択す
る必要がある。これを行うのかロウアドレスデコーダ（
以下率にデコーダとも称す）である。このデコーダは主
としてナントゲートの機能′に釆す直列接続のトランジ
スタ群からなり、各駅トランジスタの制御ゲートにはロ
ウアドレスの各ビットＡ。＋Ａ１・・・丸が印加式れる
０然し、このよりなａ成であると９例えは１２８（＝２
”）本のワード線ｔ）ｌ！ｉ択−ｒるデコーダにあって
は各ワード線毎に７個の直列接続のトランジスタｔＷ１
ｔｆ′ｆなければならず、高集積化を−ることが困難に
なる０このために、いわゆるプリデコード部を設けたデ
コ−ダが提案された。このプリデコード部を介すことに
よって、前記ナントゲート構成のトランジスタ群のトラ
ンジスタ数を減らすことができる０すなわち＋Ａｏ＋Ａ
、・・・Ａ、ｔビットからなるロウアドレスをツリデコ
ード部にてＡｏ ＠Ａ１− Ａｔ・Ａｓ 、 Ａ４・Ａ
１・・ （・はアンド論理ｔ−表わす）なる出力に変換
し、これら組合せの形で前記トランジスタの制御ゲート
に印加するので１組合せた分だけ骸トランジスタの４ｒ
ｌＡ数を減らすことができる０本発明蝶このようなプリ
デコード部と、これに接続するメインデコード部とｔ−
備えた形式のデコーダについて言及する。
（３）従来技術と問題点
第１図はプリデコード部とメインデコード部を博えた一
般的なロウアドレスデコーダの構成を示す回路図である
。ただし、デコーダ内の基本構成のみ會抽出して描いで
あるｏ Ａｎ ＋ Ａ１ ｒ Ａｔ・・・Ａ、は既述し
たロウアドレスのビットであり、ｃＡｏ。
般的なロウアドレスデコーダの構成を示す回路図である
。ただし、デコーダ内の基本構成のみ會抽出して描いで
あるｏ Ａｎ ＋ Ａ１ ｒ Ａｔ・・・Ａ、は既述し
たロウアドレスのビットであり、ｃＡｏ。
１２８通りの組合せがある０本図中の１１がプリデコー
ド部、１２がメインデコード部であＶ＃インバータ１３
ｔ−介して１つのワード１ｍＷＬ Ｋ接続スル０本Ｗ（
ＤＩＰｖＨ７）”＃ＷＬ−ｄ’、ＡｏＳ−Ａｔ ｍＥ全
て”ＩＩ”（ｈｉｇｈ ）のとき選択される構膚合を示
している。その他のワード線では例えば（Ａ・＊ ＡＩ
＋ ＡＨ・・・、４１）等によｐ選択されるＯＡ・〜Ａ
、が全て＠Ｈ１のとき、メインデコード部１２の直列Ｉ
Ｉ続された駆動トランジスタ１４，１５，１６，１７は
全てオンとなり、ノードＮ１の電位ｔ′″Ｌ“（ｌｏｗ
） とし。
ド部、１２がメインデコード部であＶ＃インバータ１３
ｔ−介して１つのワード１ｍＷＬ Ｋ接続スル０本Ｗ（
ＤＩＰｖＨ７）”＃ＷＬ−ｄ’、ＡｏＳ−Ａｔ ｍＥ全
て”ＩＩ”（ｈｉｇｈ ）のとき選択される構膚合を示
している。その他のワード線では例えば（Ａ・＊ ＡＩ
＋ ＡＨ・・・、４１）等によｐ選択されるＯＡ・〜Ａ
、が全て＠Ｈ１のとき、メインデコード部１２の直列Ｉ
Ｉ続された駆動トランジスタ１４，１５，１６，１７は
全てオンとなり、ノードＮ１の電位ｔ′″Ｌ“（ｌｏｗ
） とし。
インバータ１３’を介してワードＮＩＷＬの電位を引き
上げ（”Ｈ″ン１選択状態とする。（図中Ｏ印【付した
トランジスタはｐ−チｆネルトランジスタを示し、それ
以外はｎ−チャネルトランジスタｔボす。） 拳固に示すとおり、駆動トランジスタ１４〜１７ｆ１．
Ａｏ−Ａｔ−Ａｔ・Ａ３・・・等の組合せｔその制御
ゲートに入力する形式になっているから、そのトランジ
スタ１４〜１７ｔ＠成するトランジスタ数は低減される
。このようなアンドの組合せＡ、・Ａｔ −Ａｓ・Ａ、
・・・を作るのがプリデコード部１１であり、いわゆる
アンド論ｆＩＡｔ−採る構成となっている。なお＋４４
・Ａｓ 、Ａｓ ” Ａｔについてアンド論理ｔ−採る
構成も全く同一であるから記載を省略する。
上げ（”Ｈ″ン１選択状態とする。（図中Ｏ印【付した
トランジスタはｐ−チｆネルトランジスタを示し、それ
以外はｎ−チャネルトランジスタｔボす。） 拳固に示すとおり、駆動トランジスタ１４〜１７ｆ１．
Ａｏ−Ａｔ−Ａｔ・Ａ３・・・等の組合せｔその制御
ゲートに入力する形式になっているから、そのトランジ
スタ１４〜１７ｔ＠成するトランジスタ数は低減される
。このようなアンドの組合せＡ、・Ａｔ −Ａｓ・Ａ、
・・・を作るのがプリデコード部１１であり、いわゆる
アンド論ｆＩＡｔ−採る構成となっている。なお＋４４
・Ａｓ 、Ａｓ ” Ａｔについてアンド論理ｔ−採る
構成も全く同一であるから記載を省略する。
ところで、結論から言うと、このような従来のデコーダ
では、＠ｌにワード線のＩＩ＃４Ｍ択という問題点と、
第２に便用トランジスタ数の低減式未だ十分でないとい
う問題点がある◇この第２０問題点は、このような構成
を採る場合の必然の結果であり、基本的に回路構成を変
更しない限り解決されない。−万、削記第１の問題点は
次の理由から生ずる０９一ドｌｉＭＷＬか選択されるか
否かはｊ１！１因中のノードＮ、が完全に″Ｌ” とな
るか又は完全に１Ｈ”になるかによって決定される。と
ころがそのような完全な″”Ｌ”又は＠Ｈ”がノードＮ
、に現われることは保障できない。これはノードＮｌ。
では、＠ｌにワード線のＩＩ＃４Ｍ択という問題点と、
第２に便用トランジスタ数の低減式未だ十分でないとい
う問題点がある◇この第２０問題点は、このような構成
を採る場合の必然の結果であり、基本的に回路構成を変
更しない限り解決されない。−万、削記第１の問題点は
次の理由から生ずる０９一ドｌｉＭＷＬか選択されるか
否かはｊ１！１因中のノードＮ、が完全に″Ｌ” とな
るか又は完全に１Ｈ”になるかによって決定される。と
ころがそのような完全な″”Ｌ”又は＠Ｈ”がノードＮ
、に現われることは保障できない。これはノードＮｌ。
Ｎ３． Ｎ４に存在すえ寄生容量に起因し、該寄生容量
に蓄積され友電荷が有るか否かによって前記ノードＮ１
の電位が変動してし１うからである。例えば、ｒ１！Ａ
示のワード線ＷＬが非選択でありながら（すなわちノー
ドＮｔ Ｆｌ ” Ｈ”であるべきである）。
に蓄積され友電荷が有るか否かによって前記ノードＮ１
の電位が変動してし１うからである。例えば、ｒ１！Ａ
示のワード線ＷＬが非選択でありながら（すなわちノー
ドＮｔ Ｆｌ ” Ｈ”であるべきである）。
ノードＡｌ’ｍ 、ＮｓおよびＮ４が先のメモリアクセ
スによって″Ｌ”になっていたとし且つ直列接続のトラ
ンジスタ１４の下ｌＩ３つのトランジスタ１５゜１６．
１７がオンであったとすると１次にアドレスが変化する
前にクロックＣＫが立下りトランジスタ１８がオンして
ノードＮ、′ｆｒプリチｆ−ジする。
スによって″Ｌ”になっていたとし且つ直列接続のトラ
ンジスタ１４の下ｌＩ３つのトランジスタ１５゜１６．
１７がオンであったとすると１次にアドレスが変化する
前にクロックＣＫが立下りトランジスタ１８がオンして
ノードＮ、′ｆｒプリチｆ−ジする。
その後アドレスＡ ｏ ” Ａ ｙの切換りに応じて、
今度はトランジスタ１７のみオンで他のトランジスタ１
４．１５，１６がオフになったとすると、ノードＮｔ
、Ａ／ｓ 、Ｎ＜は１Ｌ０であっ九九めノードＮ鳳に蓄
積されていた電荷がノードＮ＊、Ｎ、、Ｎ４に放出され
、７−ドＮ１のレベルか引き下げられ、完全な”Ｈ″會
保侍なくなる。そうすると、を悪には。
今度はトランジスタ１７のみオンで他のトランジスタ１
４．１５，１６がオフになったとすると、ノードＮｔ
、Ａ／ｓ 、Ｎ＜は１Ｌ０であっ九九めノードＮ鳳に蓄
積されていた電荷がノードＮ＊、Ｎ、、Ｎ４に放出され
、７−ドＮ１のレベルか引き下げられ、完全な”Ｈ″會
保侍なくなる。そうすると、を悪には。
ノードＮ１ｔ−”Ｌ”茜へ導き、インバータ１３を介し
て、非選択であるべきワード線ＷＬｔ遺択してし１うお
それがある。
て、非選択であるべきワード線ＷＬｔ遺択してし１うお
それがある。
（４）発明の目的
るものである。
（５） 発明のｌＪ／Ｉ成
Ｉ：１目的に従い本発明は、ロウアドレス【構成するビ
ット解の中の１ビツトにより制御される共通駆動トラン
ジスタと、これに接続し且っ馳ビット群の残りの全ピッ
）１−もとに選択される駆動トランジスタとｔ−直列に
接続し、ロウアドレスデコーダを駆動するクロックが立
下る期間毎にＩＩＪ記共通駆動トランジスタ（グランド
に接続する）ｔ−オフ、前記駆動トランジスタを構成す
る全ゲートをオンにし、各ワード線ｔｍ動すべき経路に
存する全ノードに刻し、いわゆるプリチャージ全行うよ
うにしたことｔ特徴とするものである。
ット解の中の１ビツトにより制御される共通駆動トラン
ジスタと、これに接続し且っ馳ビット群の残りの全ピッ
）１−もとに選択される駆動トランジスタとｔ−直列に
接続し、ロウアドレスデコーダを駆動するクロックが立
下る期間毎にＩＩＪ記共通駆動トランジスタ（グランド
に接続する）ｔ−オフ、前記駆動トランジスタを構成す
る全ゲートをオンにし、各ワード線ｔｍ動すべき経路に
存する全ノードに刻し、いわゆるプリチャージ全行うよ
うにしたことｔ特徴とするものである。
さらに詳細にいうと１本発明のデコーダ回路は。
プリデコード部、メインデコード部およびアドレスの切
換時の所定期間クロック信号を発生するクロック発生回
路とｔ−具備し、該ノリデコード部は。
換時の所定期間クロック信号を発生するクロック発生回
路とｔ−具備し、該ノリデコード部は。
（ｆＬ−ｒｎ）ヒツト（ｓ、ｍは自然数９のアドレス信
号の組合せに応じて第１のプリデコード信号倉出力し、
該クロック信号に応じて骸第１のクリデコード信号音一
定の論理レベルに固定する第１のｍ、ｍゲートの群と、
前記（ｓ−ｍ）ビット以外の惟ビットのアドレス信号の
組合せに応じて第２のクリデコード信４Ｉｊｔ−出力し
、該クロック信号に応じて該第２のプリデコード信号ｔ
ａ第１のプリデコード信号とは異なる一定の論理レベル
に固定する第２の論理ゲートとｔ−有し鋏メインデコー
ド部は、第１の電源に接続され該クロック信号により４
４７１１ ＃ はれる負荷トランジスタと、咳負荷トラ
ンジスタに接続され前記第１のプリデコード信号により
制御される駆動トランジスタと、鎖駆動トランジスタと
第２の１１ＩＬ源の間に接続され前記第２のプリデコー
ド信号により制御される共通駆動トランジスタとｔａし
且つ販負荷トランジスタと駆動トランジスタの接続点全
出力端とし。
号の組合せに応じて第１のプリデコード信号倉出力し、
該クロック信号に応じて骸第１のクリデコード信号音一
定の論理レベルに固定する第１のｍ、ｍゲートの群と、
前記（ｓ−ｍ）ビット以外の惟ビットのアドレス信号の
組合せに応じて第２のクリデコード信４Ｉｊｔ−出力し
、該クロック信号に応じて該第２のプリデコード信号ｔ
ａ第１のプリデコード信号とは異なる一定の論理レベル
に固定する第２の論理ゲートとｔ−有し鋏メインデコー
ド部は、第１の電源に接続され該クロック信号により４
４７１１ ＃ はれる負荷トランジスタと、咳負荷トラ
ンジスタに接続され前記第１のプリデコード信号により
制御される駆動トランジスタと、鎖駆動トランジスタと
第２の１１ＩＬ源の間に接続され前記第２のプリデコー
ド信号により制御される共通駆動トランジスタとｔａし
且つ販負荷トランジスタと駆動トランジスタの接続点全
出力端とし。
該クロック１き号の発生により該出力燗及び該駆動トラ
ンジスタと該共通駆動トランジスタとの接続点がグリテ
↑−ジされてなることｔ特徴とするものである。
ンジスタと該共通駆動トランジスタとの接続点がグリテ
↑−ジされてなることｔ特徴とするものである。
さらに本発明のデコーダ回路は便数の鎖駆動トランジス
タが該共通駆動トランジスタに直列に共通接続されてな
ること【特徴とし、便数の駆動トランジスタが１個の該
駆動トランジスタに直列に共通接続されてなることを特
徴とするものである。
タが該共通駆動トランジスタに直列に共通接続されてな
ること【特徴とし、便数の駆動トランジスタが１個の該
駆動トランジスタに直列に共通接続されてなることを特
徴とするものである。
（６）発明の実５ｉＰＩ
以下図１１１１１ｔ−参照しながら本発明を脱明する０
ｊＩ２図は本発明に基づくロウアドレスデコーダの−Ｉ
ｊ！總例【示す回路図である０本図において。
ｊＩ２図は本発明に基づくロウアドレスデコーダの−Ｉ
ｊ！總例【示す回路図である０本図において。
２１および２２は、それぞれＫ１図のグリデコード！１
ｉ１１１およびメインデコード部１２に対応する。
ｉ１１１およびメインデコード部１２に対応する。
ＣＧはクロック発生回路である。インバータ１３からの
ワードｉ１ＭＷＬはメモリアレイＭＡ内の１本のワード
線となる＠メモリアレイＨＡ円にはワード？１ＭＩＷＬ
とビットｆ＃ＢＬとの交差部にメモリセルＭＣが設けら
れる◇先ずグリデコード部２１についてみると、第１−
に示し次ノリデコード部１１のゲート構成とは次の点で
異なる◇すなわち、単なるアンド論理ｔ−採るのみなら
ず、クロックＣＫ七反転したＣＫとノアＩＩ１１１ｆＭ
ｔ−採るようにしたことである。第３図は第２図のプリ
デコード部２１における最上段（２１−１）の等価論理
因である。
ワードｉ１ＭＷＬはメモリアレイＭＡ内の１本のワード
線となる＠メモリアレイＨＡ円にはワード？１ＭＩＷＬ
とビットｆ＃ＢＬとの交差部にメモリセルＭＣが設けら
れる◇先ずグリデコード部２１についてみると、第１−
に示し次ノリデコード部１１のゲート構成とは次の点で
異なる◇すなわち、単なるアンド論理ｔ−採るのみなら
ず、クロックＣＫ七反転したＣＫとノアＩＩ１１１ｆＭ
ｔ−採るようにしたことである。第３図は第２図のプリ
デコード部２１における最上段（２１−１）の等価論理
因である。
次だし、以下に配列される段２１−２についても全く同
様の叫価論理ｋＷする。第３図に示すとおり、アドレス
ビットＡ、および山のアンド出力は。
様の叫価論理ｋＷする。第３図に示すとおり、アドレス
ビットＡ、および山のアンド出力は。
反転クロックＣＫとノアが採られ９次段のインバータ’
ｋＷてメインデコード部２２に印加されるＯ第２図に戻
ると、プリデコード部２１はさらにアドレスビットＡ、
と反転クロックＣＫとのノア論理ケ採る部分２１′が設
けられており、これも第１図のプリデコード部１１と異
なる０アドレスピツ）４と反転クロックＣＫとのノア出
力は、後述する共通塾机本トランジスタ２２−４に、そ
の制御ゲート入力として印加される０次にメインデコー
ド部２２についてみると、第１図のメインデコード部１
２とはかなりその構成を異にする。メインデコードｓ２
２は、１２８ワード構成、すなわちアドレスビットＡ０
〜Ａ、からなる７ビツト構成のロウアドレスを入力とす
る場合ｔ−ｎにとると。
ｋＷてメインデコード部２２に印加されるＯ第２図に戻
ると、プリデコード部２１はさらにアドレスビットＡ、
と反転クロックＣＫとのノア論理ケ採る部分２１′が設
けられており、これも第１図のプリデコード部１１と異
なる０アドレスピツ）４と反転クロックＣＫとのノア出
力は、後述する共通塾机本トランジスタ２２−４に、そ
の制御ゲート入力として印加される０次にメインデコー
ド部２２についてみると、第１図のメインデコード部１
２とはかなりその構成を異にする。メインデコードｓ２
２は、１２８ワード構成、すなわちアドレスビットＡ０
〜Ａ、からなる７ビツト構成のロウアドレスを入力とす
る場合ｔ−ｎにとると。
Ａｏ・Ａ３．Ａｏ・Ａ１．Ａｏ＠Ａ１およびＡｅ”Ａｔ
ｔ各制餉１ゲート入力とする第１段の複数の駆動トラン
ジスタ２２−１と、アドレス、ビットＡ、およびＡ、に
関して同様の組合−＋！：（Ａｔ・Ａｓ 、Ａｔ １Ｉ
Ａｓ □６・Ａｓ。
ｔ各制餉１ゲート入力とする第１段の複数の駆動トラン
ジスタ２２−１と、アドレス、ビットＡ、およびＡ、に
関して同様の組合−＋！：（Ａｔ・Ａｓ 、Ａｔ １Ｉ
Ａｓ □６・Ａｓ。
Ａ、・Ａｓ）を各制御ゲート入力とする１ｇ２段の複数
の駆動トランジスタ２２−２と、アドレスビットＡ４お
よびＡｓに関して同様の組合せを各制御ゲート入力とす
る＃！３Ｒの複数の駆動トランジスタ２２−３と、前述
した共通駆動トランジスタ２２−４とが多段に槓み上げ
られてなる０そして全体として逆ビラばラド構造ｔな丁
。第４図は第２図のメインデコード部２２が全体として
逆ビランツド構造をなすことを分り易く示す回路図であ
る０このように逆ピラミッド構造になっ之のは単一の共
通駆動トランジスタ２２−４によって負荷トランジスタ
２２−Ｃと共通駆動トランジスタ２２−４間の駆動トラ
ンジスタ全体に対し所定の制御（後述）會加える必要が
あるからであり、又、他方、第１段の駆動トランジスタ
２２−１の一群が１とめて、＠２段の駆動トランジスタ
２２−２の中の１つのトランジスタによって共通且つ直
列に受は持たれ、さらに該＠２段の駆動トランジスタ２
２−２の一群が１とめて、第３段の駆動トランジスタ２
２−３の中の１つのトランジスタによって共通に受は持
たれ、さらに全体が共通駆動トランジスタ２２−４によ
って共通且つ直列に受は持たれるという構成ｔとったこ
とから、使用すべきトランジスタの数をかなり減少させ
ることが可能となる。なお、第４図の逆ビランツド構造
は＃Ｉ２図のアドレスビットＡｓｋ制御ゲート入力とし
て共通駆動トランジスタ２２−４′ｔ−ｍ点とする多段
の′ＩＩＡ動トラ／ジスタについて示すものであり、同
様の迎ピラミッド構造は９図示しないが、アドレスビッ
トＡ６の反転アドレスビットＡｓｔｔｌｌＪｌｉｌｌゲ
ート入夕祝苓士も存在する０いずれにしても１本ガによ
れば１２８本のワード１ｗｔ駆動でき、第４図の逆ピラ
ミッド構造からは６４本のワード線が駆動される。各ワ
ード線のと９出しは、第２図の第１段駆動トランジスタ
２２−１におけるｐ−チャネルの負荷トランジスタ（ク
ロックＣＫによｐオン・ツクＣＫの立）９（“Ｌ″）毎
に、すなわちロウアドレスのアドレスチェンジが行われ
る毎に、共通駆動トランジスタ２２−４のみオフにし駆
動トランジスタ２２−１．２２−２．２２−３及びｐチ
ャネルトランジスタ２２−Ｃ１ｃオンにし全ノードＮ、
〜Ｎａ ｔ”−律に１Ｈ“に保持することにめる０第１
図の構成では、ノードＮ、〜Ｎ４がどのような論理レベ
ルに保持されるか定かではなく、このためにノードＮ、
の論理レベルが変動的となり、この結果、ｌＩ＃４違択
【生じ友。然し、第２図の構成では。
の駆動トランジスタ２２−２と、アドレスビットＡ４お
よびＡｓに関して同様の組合せを各制御ゲート入力とす
る＃！３Ｒの複数の駆動トランジスタ２２−３と、前述
した共通駆動トランジスタ２２−４とが多段に槓み上げ
られてなる０そして全体として逆ビラばラド構造ｔな丁
。第４図は第２図のメインデコード部２２が全体として
逆ビランツド構造をなすことを分り易く示す回路図であ
る０このように逆ピラミッド構造になっ之のは単一の共
通駆動トランジスタ２２−４によって負荷トランジスタ
２２−Ｃと共通駆動トランジスタ２２−４間の駆動トラ
ンジスタ全体に対し所定の制御（後述）會加える必要が
あるからであり、又、他方、第１段の駆動トランジスタ
２２−１の一群が１とめて、＠２段の駆動トランジスタ
２２−２の中の１つのトランジスタによって共通且つ直
列に受は持たれ、さらに該＠２段の駆動トランジスタ２
２−２の一群が１とめて、第３段の駆動トランジスタ２
２−３の中の１つのトランジスタによって共通に受は持
たれ、さらに全体が共通駆動トランジスタ２２−４によ
って共通且つ直列に受は持たれるという構成ｔとったこ
とから、使用すべきトランジスタの数をかなり減少させ
ることが可能となる。なお、第４図の逆ビランツド構造
は＃Ｉ２図のアドレスビットＡｓｋ制御ゲート入力とし
て共通駆動トランジスタ２２−４′ｔ−ｍ点とする多段
の′ＩＩＡ動トラ／ジスタについて示すものであり、同
様の迎ピラミッド構造は９図示しないが、アドレスビッ
トＡ６の反転アドレスビットＡｓｔｔｌｌＪｌｉｌｌゲ
ート入夕祝苓士も存在する０いずれにしても１本ガによ
れば１２８本のワード１ｗｔ駆動でき、第４図の逆ピラ
ミッド構造からは６４本のワード線が駆動される。各ワ
ード線のと９出しは、第２図の第１段駆動トランジスタ
２２−１におけるｐ−チャネルの負荷トランジスタ（ク
ロックＣＫによｐオン・ツクＣＫの立）９（“Ｌ″）毎
に、すなわちロウアドレスのアドレスチェンジが行われ
る毎に、共通駆動トランジスタ２２−４のみオフにし駆
動トランジスタ２２−１．２２−２．２２−３及びｐチ
ャネルトランジスタ２２−Ｃ１ｃオンにし全ノードＮ、
〜Ｎａ ｔ”−律に１Ｈ“に保持することにめる０第１
図の構成では、ノードＮ、〜Ｎ４がどのような論理レベ
ルに保持されるか定かではなく、このためにノードＮ、
の論理レベルが変動的となり、この結果、ｌＩ＃４違択
【生じ友。然し、第２図の構成では。
アドレスの切供え時の所定時間において第１Ｒ駆ンジス
タ２２−４のみ閉となり、且つｐ−チャネルのクロック
グー）２２−Ｃが全開となって、全ノニドＮ、〜Ｎ４は
一律に′″Ｈ＃Ｈ＃レベル上げられる。これは先のアク
セス時のアドレスの種類にかかわらずワード＃選択が行
わｎる毎にその直前になされる。この結果、いかなる非
選択のワードＩＶｉ１も確実に非選択（“Ｌ”）とする
。いずれか１つのワード線が選択されるときは、第１段
駆動トランジスタ２２−１内の当該選択ワード線につな
かる１つのゲートと、当該選択ロウアドレスに係る各第
２段、第３段駆動トランジスタ２２−２゜２２−３）’
ｉの１つのトランジスタと、共通駆動トランジスタ２２
−４がオンとなり、当該ワード練のノードＮ、＆よびノ
ードＮ８〜Ｎ４は確実に論理“Ｌ” レベルに引き下げ
られる。
タ２２−４のみ閉となり、且つｐ−チャネルのクロック
グー）２２−Ｃが全開となって、全ノニドＮ、〜Ｎ４は
一律に′″Ｈ＃Ｈ＃レベル上げられる。これは先のアク
セス時のアドレスの種類にかかわらずワード＃選択が行
わｎる毎にその直前になされる。この結果、いかなる非
選択のワードＩＶｉ１も確実に非選択（“Ｌ”）とする
。いずれか１つのワード線が選択されるときは、第１段
駆動トランジスタ２２−１内の当該選択ワード線につな
かる１つのゲートと、当該選択ロウアドレスに係る各第
２段、第３段駆動トランジスタ２２−２゜２２−３）’
ｉの１つのトランジスタと、共通駆動トランジスタ２２
−４がオンとなり、当該ワード練のノードＮ、＆よびノ
ードＮ８〜Ｎ４は確実に論理“Ｌ” レベルに引き下げ
られる。
第２区のグリデコード部２１についてみると。
ロウアドレスの如何にかかわらす、プリデコードｓ２１
からメインデコード部２２に入力される全ての信号ＮＬ
ｒは、該プリデコードｓ２１円に導入された反転クロッ
クＣＫにより、クロックＣＫが立下るタイミングで、論
理″″Ｈ′となる。次だし、そのタイミングで、 １８
号＃Ｌ１のみは論理ための波形図である。本図中、（υ
橢〜（５１ｗはそれぞれクロックＣＫ、 ロウアドレ
スｔ、４）、信号？１ＩＬ１についてのレベル、１百号
ＨＬｍについてのレベルおよびワードＮＷＬについての
レベルをそれぞれηく１０時刻ｔ１でクロックＣＫか立
下ると（４１）１ｍ）。
からメインデコード部２２に入力される全ての信号ＮＬ
ｒは、該プリデコードｓ２１円に導入された反転クロッ
クＣＫにより、クロックＣＫが立下るタイミングで、論
理″″Ｈ′となる。次だし、そのタイミングで、 １８
号＃Ｌ１のみは論理ための波形図である。本図中、（υ
橢〜（５１ｗはそれぞれクロックＣＫ、 ロウアドレ
スｔ、４）、信号？１ＩＬ１についてのレベル、１百号
ＨＬｍについてのレベルおよびワードＮＷＬについての
レベルをそれぞれηく１０時刻ｔ１でクロックＣＫか立
下ると（４１）１ｍ）。
ＣＫｕ ＠Ｈ’ と１ｔ）Ｍ４’＋ｌｌ１Ｌｘ上Ｏレベ
ルｔ−ｍＨ１（（３）掴）にする（これは全ての信号線
ＬＩＫ肖てはする）０このとき、クロックＣＫの切り替
わりに同期してロウアドレスにアドレスチェンジを生じ
。
ルｔ−ｍＨ１（（３）掴）にする（これは全ての信号線
ＬＩＫ肖てはする）０このとき、クロックＣＫの切り替
わりに同期してロウアドレスにアドレスチェンジを生じ
。
ロウアドレスＡＩが供給される（（２）欄）０このクロ
ックＣＫの立下９のとき、その反転クロックＣＫ（”Ｈ
”）蝶回路２１′（ナンド）に作用し、 （ｉ！１号線
Ｌｅｔ″″Ｌルベルにする（（４）欄）。かくして。
ックＣＫの立下９のとき、その反転クロックＣＫ（”Ｈ
”）蝶回路２１′（ナンド）に作用し、 （ｉ！１号線
Ｌｅｔ″″Ｌルベルにする（（４）欄）。かくして。
時刻ｔ１から＋２の期間が、ｌｊｔ述したノードＮ１〜
Ｎ４ に約する。いわばプリチャージ期間となる。
Ｎ４ に約する。いわばプリチャージ期間となる。
その後、前記ロウアドレスＡＩに基づき１選択さ与たワ
ードＷｆｉＷＬについてみると、クロックＣＫの立上り
と共に、アドレスビットＡ・その他該当するピッ）（Ａ
ｓ〜Ａｏ）が選択され、（ｌ！号ＭＬ＊のレベルが＠Ｈ
’ （＋４）欄ンに反転し１選択に係る信号線り、の
レベルが′Ｈ”（＋３３ＩＩ ）の１！保持される。
ードＷｆｉＷＬについてみると、クロックＣＫの立上り
と共に、アドレスビットＡ・その他該当するピッ）（Ａ
ｓ〜Ａｏ）が選択され、（ｌ！号ＭＬ＊のレベルが＠Ｈ
’ （＋４）欄ンに反転し１選択に係る信号線り、の
レベルが′Ｈ”（＋３３ＩＩ ）の１！保持される。
かくして当該選択ワード１ｊｌＷＬに係るノードＮ１な
らびにノードＮ１〜Ｎ、は＠ｚ、” Ｌ／−ベルへ引き
下げられる。このレベル引き下げは、グランドＧＮＤへ
の電荷の放電とい９形でなされるから苔干のｆＩ＃関遅
れ（Δｔ）の彼、当該選択ワード−ＷＬのレベルは″Ｈ
′に反転し９選択状態となる０ 次Ｋｌｊｉｆｉｔ３の後にアドレス不足期間ａＹｒ伴っ
て、クロックＣＫの立下りがあ９次のアドレスチェンジ
が生じたとする０この期間も同様、＃述のプリチヤージ
が行われる。今度は、そのロウアドレスＡＨが前記ワー
ド巌を非選択にするものとする。このプリチャージ期間
では、信号１１１Ｌ＊が１Ｌ“とな９．共通駆動トラン
ジスタ２２−４がオフとなると共に、負荷トランジスタ
２２−ＣがクロックＣＫによりオンとなるから、ノード
Ｎ１ 、 Ｎ、 。
らびにノードＮ１〜Ｎ、は＠ｚ、” Ｌ／−ベルへ引き
下げられる。このレベル引き下げは、グランドＧＮＤへ
の電荷の放電とい９形でなされるから苔干のｆＩ＃関遅
れ（Δｔ）の彼、当該選択ワード−ＷＬのレベルは″Ｈ
′に反転し９選択状態となる０ 次Ｋｌｊｉｆｉｔ３の後にアドレス不足期間ａＹｒ伴っ
て、クロックＣＫの立下りがあ９次のアドレスチェンジ
が生じたとする０この期間も同様、＃述のプリチヤージ
が行われる。今度は、そのロウアドレスＡＨが前記ワー
ド巌を非選択にするものとする。このプリチャージ期間
では、信号１１１Ｌ＊が１Ｌ“とな９．共通駆動トラン
ジスタ２２−４がオフとなると共に、負荷トランジスタ
２２−ＣがクロックＣＫによりオンとなるから、ノード
Ｎ１ 、 Ｎ、 。
Ｎｊ、Ｎ、は全て１Ｈ１となｐ、ワードＩＩＷＬは１Ｌ
”となる。今回のロウアドレスＡＭでは前記の信号線Ｉ
、１ は選択されなくなるから１時刻ｔ４の後。
”となる。今回のロウアドレスＡＭでは前記の信号線Ｉ
、１ は選択されなくなるから１時刻ｔ４の後。
１Ｌ” レベルへ切り替わる（（３）欄）０このため。
当該ワード婦のノードＮ１は１Ｈ” レベルの１１であ
る。従って、当該ワード様のレベルは＠Ｌｍの１１で非
選択となる（（５）欄ン。
る。従って、当該ワード様のレベルは＠Ｌｍの１１で非
選択となる（（５）欄ン。
（７）発明の詳細
な説明し念よりに本発明によれに、誤選択【排除すると
共に、使用トランジスタ数も従来より少なくすることの
できるデコーダ回路が実現される０
共に、使用トランジスタ数も従来より少なくすることの
できるデコーダ回路が実現される０
第１図はグリデコード部とメインデコード部を備えた一
般的なデコーダ回路の構成を示す回路図。 菖２−は本発明に基づくデコーダ回路の一夾總的を示す
回路図゛、第３図は第２−のプリデコード部２１におけ
る最上段（２１−１）の等価論理図。 ！４に＃２第２図のメインデコード部２２が全体と明す
るための波形図である。 １３・・・インバータ、２１・・・プリデコード部。 ２２・・・メインデコード部。 ２２−１．２２−２．２２−３・・・駆動トランジスタ
。 ２２−４・・・共通駆動トランジスタ。 ２２−Ｃ・・・負荷トランジスタ。 ＣＧ・・・クロック発生回路、ＭＣ・・・メモリセル。 Ａｏ、４・・・Ａ６・・・ロウアドレスのビット。 ％粁出願人 富士通株式会社 特許出願代理人 弁理士 宵木 朗 弁理士 西舘和之 ’１埋士 内田幸男 弁理士 山 口 昭 之
般的なデコーダ回路の構成を示す回路図。 菖２−は本発明に基づくデコーダ回路の一夾總的を示す
回路図゛、第３図は第２−のプリデコード部２１におけ
る最上段（２１−１）の等価論理図。 ！４に＃２第２図のメインデコード部２２が全体と明す
るための波形図である。 １３・・・インバータ、２１・・・プリデコード部。 ２２・・・メインデコード部。 ２２−１．２２−２．２２−３・・・駆動トランジスタ
。 ２２−４・・・共通駆動トランジスタ。 ２２−Ｃ・・・負荷トランジスタ。 ＣＧ・・・クロック発生回路、ＭＣ・・・メモリセル。 Ａｏ、４・・・Ａ６・・・ロウアドレスのビット。 ％粁出願人 富士通株式会社 特許出願代理人 弁理士 宵木 朗 弁理士 西舘和之 ’１埋士 内田幸男 弁理士 山 口 昭 之
Claims (1)
- 【特許請求の範囲】 １、プリデコード部、メインデコード部およびアドレス
の切換時の所定期間タロツク信号音発生するクロック発
生回路とを具備し。 該グリデコード１１Ｉは。 （九−ｍ）ビット（ｎ、ｍは自然数）のアドレス信号の
組合せに応じて第１のプリデコード信号を出力し、該ク
ロック信号に応じて該第１のプリデコード信号を一定の
論理レベルに固定する第１の論理ゲートの群と。 前記（ｎ−ｍンビット以外の惧ビットのアドレス信号の
組合せに応じて第２のグリデコード信号を出力し、駅ク
ロック信号に応じて該第２のグリデコード信号ｔ−該第
１のプリデコード信号とは異なる一定の論理レベルに固
定する第２の論理ゲートと’ｋＶＬ。 該メインデコード部は。 第１の電源に接続され該クロック信号により制御される
負荷トランジスタと、該負荷トランジスタに接続され前
記第１のプリデコード信号により制御される駆動トラン
ジスタと、該Ｓ動トランジスタと＄２の電源の間に接続
され前記第２の１リゾコ一ド信号により制＃される共通
駆動トランジスタとｔＭし且つ該負荷トランジスタとｌ
ｌＡ１１Ｊトランジスタの接続点會出力趨としｐ 腋クロック信号の発生によｐ蚊出力端及び該駆動トラン
ジスタと該共通駆動トランジスタとの接続点がプリチャ
ージされてなることを特徴とするデコーダ回路。 ２、債数の該駆動トランジスタが該共通駆動トランジス
タに直列に共通接続されてなる特許請求の範囲第１ＪＪ
配教のデコーダ回路。 ３、便数の駆動トランジスタが１個の該駆動トランジス
タに直列に共通接続されてなる特許請求の範囲第２項記
載のデコーダ回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063224A JPS58182184A (ja) | 1982-04-17 | 1982-04-17 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57063224A JPS58182184A (ja) | 1982-04-17 | 1982-04-17 | デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182184A true JPS58182184A (ja) | 1983-10-25 |
| JPH0215957B2 JPH0215957B2 (ja) | 1990-04-13 |
Family
ID=13223017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57063224A Granted JPS58182184A (ja) | 1982-04-17 | 1982-04-17 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182184A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| JPS62219299A (ja) * | 1986-03-03 | 1987-09-26 | ユニシス・コ−ポレ−シヨン | 論理ゲ−ト列及びそれを適用したメモリシステム |
| JPS62219400A (ja) * | 1986-03-03 | 1987-09-26 | ユニシス・コ−ポレ−シヨン | メモリシステム |
| EP0283228A2 (en) * | 1987-03-18 | 1988-09-21 | Fujitsu Limited | Dynamic type decoder circuit |
| JPH02194732A (ja) * | 1988-12-23 | 1990-08-01 | Samsung Electron Co Ltd | デコーダ |
| JP2007179652A (ja) * | 2005-12-28 | 2007-07-12 | Fujitsu Ltd | アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 |
-
1982
- 1982-04-17 JP JP57063224A patent/JPS58182184A/ja active Granted
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202399A (ja) * | 1985-10-04 | 1987-09-07 | Mitsubishi Electric Corp | 半導体メモリ |
| JPH0470717B2 (ja) * | 1985-10-04 | 1992-11-11 | Mitsubishi Electric Corp | |
| JPS62219299A (ja) * | 1986-03-03 | 1987-09-26 | ユニシス・コ−ポレ−シヨン | 論理ゲ−ト列及びそれを適用したメモリシステム |
| JPS62219400A (ja) * | 1986-03-03 | 1987-09-26 | ユニシス・コ−ポレ−シヨン | メモリシステム |
| JPH0416879B2 (ja) * | 1986-03-03 | 1992-03-25 | Unisys Corp | |
| JPH0416880B2 (ja) * | 1986-03-03 | 1992-03-25 | Unisys Corp | |
| EP0283228A2 (en) * | 1987-03-18 | 1988-09-21 | Fujitsu Limited | Dynamic type decoder circuit |
| JPH02194732A (ja) * | 1988-12-23 | 1990-08-01 | Samsung Electron Co Ltd | デコーダ |
| JP2007179652A (ja) * | 2005-12-28 | 2007-07-12 | Fujitsu Ltd | アドレスデコーダ，記憶装置，処理装置及び記憶装置におけるアドレスデコード方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0215957B2 (ja) | 1990-04-13 |
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