JPH0416880B2

JPH0416880B2 -

Info

Publication number: JPH0416880B2
Application number: JP62045384A
Authority: JP
Inventors: Rei Piitaason Ruubaan
Original assignee: Unisys Corp
Current assignee: Unisys Corp
Priority date: 1986-03-03
Filing date: 1987-03-02
Publication date: 1992-03-25
Also published as: EP0236052A3; JPS62219400A; EP0236052A2; US4719627A

Description

【発明の詳細な説明】［産業上の利用分野］本発明デジタルデータを記憶し低DC（直流）電
力で動作する論理ゲート列を適用してデータのエ
ラーを訂正するメモリシステムに関するものであ
る。

［従来の技術］従来から最も広く使用されているメモリシステ
ムは、ダイナミツクRAM（DRAM）チツプを使
用したものである。毎年数百万のDRAMチツプ
が販売されている。現在では、１つのDRAMチ
ツプは256000ビツトの情報を記憶することが出来
る。ところが、10年前には１つのDRAMチツプ
はやつと約1000ビツトが記憶できるだけであつ
た。

この１つのDRAMチツプのビツト数の増加の
大部分は、チツプ作成において種々の回路パター
ンの寸法が小さくなるに従つて、それぞれのメモ
リセルのサイズを小さくすることにより達成され
て来た。しかしながら、DRAMはメモリセルの
サイズの縮小につれて、ソフトエラーをより発生
し易くなつている。

ソフトエラーは一時的な性質を持ち、チツプ内
でランダムに発生する。チツプ自身の中に存在す
る少量の不純物により発生するα粒子がソフトエ
ラーの一般的原因である。一旦発生すると、α粒
子は電子孔の対を産み出す。そして、情報として
セ内に記憶されている充電量を変えてしまう。セ
ルが小さくなるにつれて、発生してもエラーを引
き起こさないような充電量の変化許容量は減少す
る。

従つて、ソフトエラーの問題を逃れるために、
メモリシステムはエラー訂正コードを使用する。
このようなシステムでは、DRAMチツプ内にデ
ータと共にエラーコードが書き込まれる。生成さ
れたこのエラーコードにより、格納中にデータに
発生したエラーがメモリからの読み出し時に訂正
されるようにする。ハミング・コードはエラー訂
正コードの一般的例であり、オプレンテイス−ホ
ール社、1981年発行のアンドレ・ターネンバーム
著「コンピユータ・ネツトワーク」（Computer
Networks by Andrew Trnenbaum，1981，
Prentice−Halll，Inc.）の126〜128頁に述べられ
ている。他のコードもこの本に説明されている。

しかしながら、エラー訂正コードにおいて、１
データワード当りのデータビツト数及び訂正する
エラーの数が増加するにつれて、必要とするチエ
ツクビツトの数も増加することが問題となつてい
る。例えば、前述の本の127頁には１ビツトを訂
正するハミング・コードがｍ＋ｒ＋１＜2^r式に従
わねばならないことを示している。ここで、ｍは
１ワードのデータ数、ｒは１ワードのチエツクビ
ツト数である。

もし、記憶されるデータ・ワードが118ビツト
で、ハミング・コードにより２ビツトのエラーを
訂正しようとするならば、１データワードに付き
17ビツトのチエツクビツトが必要となる。このチ
エツクビツトには2¹⁷あるいは131072の異なるバ
イナリの組合わせがある。エラーが発生した時
は、このバイナリの組合わせがデコードされてデ
ータコード中のどのビツトの訂正が必要かが決定
される。このデコードには膨大な数のロジツクを
必要とし、今度はそれに比例した電力を消費して
しまう。

このように、どのような回路設計をすれば、１
チツプの許容最大電力消費を越えることなく、少
数の半導体チツプ上にシステムを集積できる点に
まで電力消費を引き下げることが出来るかが問題
である。

［発明の目的］従つて、本発明の主要な目的は、前述の電力消
費の問題を十分に減少する論理ゲート列を適用し
たメモリシステムを提供することである。

［発明の概要］本発明に従つて構成されたメモリシステムは、
リードサイクル中にアドレスを受け取り、そのア
ドレスのデータビツトとチエツクビツトとを読み
出す格納部と、チエツクビツトからの複数のミン
タームをデコードしてデータビツト内のエラーを
訂正する低DC電力の論理回路とを備える。論理
回路は、１つずつがチエツクビツトを選択的にデ
コードすることにより一定電力消費電流を流し
て、それぞれのミンタームを作成する複数の論理
ゲートと、リードサイクルのほんの小さな部分の
間だけ第１の状態で、他の場合は第２の状態であ
る制御信号を生成する制御回路と、制御回路と論
理ゲートとに接続されて、制御信号が第１の状態
の場合にのみゲートを通して一定電流を許すこと
により、選択的デコードを可能にするイネーブル
回路から成る。

又、論理ゲートは、チエツクビツトに起因した
入力信号を受け取り、入力信号が所定電圧である
場合にのみ電流を流す。そしてイネーブル回路は
制御信号の第２の状態に応答して、入力信号を前
記定電圧以外に置く。

［実施例］第１図に従つて、本発明の低電力消費の構成を
持つメモリシステム例を詳細に説明する。

本システムは入力キユー１０と制御部１１とダ
イナミツクRAM１２とレジスタ１３とチエツク
ビツト・ジエネレータ１４と比較器１５と電源イ
ネーブル部１６とエラー訂正部１７と出力キユー
１８とを備えている。これらは第１図に示すよう
に、互いにバス２０〜２８を介して結ばれてい
る。加えて、制御部１１からの制御信号を伝達す
る導体３０〜３６を通して結ばれている。

動作中には、ダイイナミツクRAM１２へのリ
ードやライト・コマンドは、バス２０と接続され
た複数の装置（図示しない）からバス２０を通し
て入力キユー１０に送られる。コマンドは、制御
部１１によつてバス２１を通し入力キユー１０か
ら順に取り除かれる。それぞれのコマンドには、
制御部１１がバス２２を通してダイナミツク
RAM１２に送るアドレスが含まれている。

コマンドがライト・コマンドの時は、118ビツ
トのデータも入力キユー１０に入れられる。この
データは、バス２１を通して17ビツトのチエツク
ビツトを生成するチエツクビツト・ジエネレータ
１４に送られる。チエツクビツトはデータビツト
と共にレジスタ１３に書き込まれ、それからバス
２２上のアドレスの指すダイナミツクRAM１２
に書き込まれる。

コマンドがリード・コマンドの時は、118ビツ
トのデータと17ビツトのチエツクビツトとを、バ
ス２２上のアドレスの指すダイナミツクRAM１
２からアクセスする。このビツトはレジスタ１３
に読み込まれ、それからバス２１でチエツクビツ
ト・ジエネレータ１４に送られる。このチエツク
ビツト・ジエネレータ１４では、最初にデータと
共にダイナミツクRAM１２に書き込まれたもの
と同じく、17ビツトのチエツクビツトが再度生成
される。このようにすれば、もしダイナミツク
RAM１２内でデータビツトにエラーが発生しな
い場合には、チエツクビツト・ジエネレータ１４
からのチエツクビツトとレジスタ１３内のチエツ
クビツトとは同一である。

比較器１５は、チエツクビツト・ジエネレータ
１４からのチエツクビツトと、レジスタ１３内の
チエツクビツトとのどんな食い違いをも検知す
る。比較器１５はチエツクビツトを比較して、比
較結果を示す17ビツトのシンドローム・ビツトを
バス２６に供給する。もしシンドローム・ビツト
のどれかが零でないならば、データビツトにはエ
ラーが存在する。

バス２６上の全てのシンドローム・ビツトは、
導体３５上の電源エラー訂正部（PWRECC）信
号と共に、電源イネーブル部１６に送られる。こ
の電源イネーブル部１６は、受信信号に応答して
エラー訂正部１７内の電源の操作と消費を可能に
する。エラー訂正部１７は操作可能にされると、
17ビツトのシンドローム・ビツトから118ビツト
のエラー訂正信号（ER１〜ER１１８）を生成
し、バス２８を通して出力キユー１８に送る。も
しｉ番目のエラー信号ERiが真である場合には、
バス２１上のデータのｉビツトにエラーがあり、
訂正のために出力キユー１８で反転されねばなら
ない。

リード・コマンドを実行中のタイミングチヤー
トを詳細に示した第２図を参照して説明する。第
２図のように、それぞれのリード・コマンドは、
８つのクロツクパルスt₀〜t₇からなるリード・サ
イクルの間に実行される。１クロツクパルスは
45nsec続く。t₀時からt₂時までは、制御部１１が
導体３１上のローアドレス信号（RAS）を真に
し、t₂時からt₅時までは、制御部１１は導体３２
上のカラムアドレス信号（CAS）を真にする。
ローアドレスとカラムアドレスとは、バス２２を
通してRAS信号とCAS信号と共にダイナミツク
RAM１２に送られる。

t₃時とt₄時のほぼ中間で、ダイナミツクRAM
１２はRAS信号とCAS信号とに応答して、デー
タビツトとチエツクビツトとを、アドレスされた
位置からバス２３上に送る。これらのビツトは、
制御部１１により導体３４上に送られたロードレ
ジスタ（LOADREG）信号に応答してレジスタ
１３にラツチされる。レジスタ１３からのデータ
ビツトとチエツクビツトとは、チエツクビツト・
ジエネレータ１４と比較器１５を通つて、17ビツ
トのシンドローム・ビツトをバス２６に供給す
る。このシンドローム・ビツトは、ほぼt₅時に安
定する。

t₅時からt₆時までは、制御部１１は導体３５上
のPWRECC信号を真にする。これに応答して、
電源イネーブル部１６はバス２６上のシンドロー
ム・ビツトを、バス２７を通してエラー訂正部１
７に送る。リード・サイクル中の他の時間は、
PWRECC信号は偽である。これに応答して、電
源イネーブル部１６はバス２７上の信号を、エラ
ー訂正部１７においてDC電力消費が生じない状
態にする。

リード・サイクルを終了するために、制御部１
１はt₆時に、導体３６を通して出力キユー１８に
対してロード出力キユー（LOADOQ）信号を送
る。この信号は、バス２８上のエラー訂正信号が
安定していて、バス２１上のどのデータのエラー
訂正にも利用出来ることを出力キユー１８に知ら
せる。最後のt₇時に、制御部１１は導体３０で入
力キユー１０にクロツク入力キユー
（CLOCKIQ）信号を送り、入力キユー１０のメ
モリシステムの次のコマンドをバス２１上に出力
させる。

第３図には、電源イネーブル部１６とエラー訂
正部１７との一実施例を示す。この実施例では、
電源イネーブル部１６は、17個のインバータ
INV１〜INV１７と17対のNORゲートNOR１
ａ，NOR１ｂ〜NOR１７ａ，NOR１７ｂとを
備えている。図示されたように、これらのゲート
は相互に結ばれている。

バス２７の導体とトランジスタのゲート間の相
互結合は、使用されているエラー訂正コードに対
応して、AND作用をプログラム的に作り上げる
マスクとなつている。それぞれのANDゲートは、
それぞれの負荷レジスタＲ１〜Ｒ１３６を通し
て、バスからバイアス電圧V_DDを受ける。AND
ゲートからの出力信号は、MIN１〜MIN１３６
呼ばれるミンタームであり、１つのORゲート４
０で全て論理和される。この論理和処理は、導体
４０ａ上にミラー訂正信号ER１〜ER１１８の丁
度１つを生成する。そして、第１図の電源イネー
ブル部１６とエラー訂正部１７内では、第３図の
回路が１１８回反復している。

動作中には、PWRECC信号を反転したものが、
インバータ４１からNORゲート対NOR１ａ，
NOR１ｂ〜NOR１７ａ，NOR１７ｂのそれぞ
れに送られる。このように、PWRECC信号が偽
である時は、それぞれのNORゲート対からの出
力電圧はLowである。次にLowの出力電圧は、
ANDゲートAND１〜AND１３６を作つている
トランジスタを全てOFFにする。トランジスタ
のOFFにより、V_DD電圧バスから負荷抵抗Ｒ１〜
Ｒ１３６を通して電流は流れない。この為、電力
消費はない。

逆に、PWRECC信号が真の時は、シンドロー
ム・ビツトSYN１〜SYN１７の状態がNORゲ
ートからの出力信号の状態を決定する。例えば、
もしSYN１が真ならば、NORゲートNOR１ａ
の出力電圧はHighとなり、NORゲートNOR１
ｂの出力電圧はLowとなる。逆も又同じである。

NORゲートからの出力電圧は、ANDゲート
AND１〜AND１３６のトランジスタがONにな
り、どのトランジスタがOFFになるかを決定す
る。特定のANDゲートのどのトランジスタが
ONになつた場合にも、電流がANDゲートと負
荷抵抗とを通して流れ、電力を消費する。

第４図を参照して、PWRECC信号を発生する
制御部１１内の回路を説明する。この回路はフリ
ツプフロツプ５０とANDゲー５１と８状態のリ
ングカウンタ５２とから成り、全てが第４図のよ
うに相互に接続されている。信号t₀〜t₇はリング
カウンタ５２で生成され、PWRECC信号はフリ
ツプフロツプ５０のＱ出力から生成される。フリ
ツプフロツプ５０はリード・サイクルが実行され
ている場合にのみ、t₅時にANDゲート５１によ
りセツトされ、t₆時には常にリセツトされる。

第２図に示したように、PWRECC信号は各リ
ード・サイクルの８分の７の期間も偽であり、ど
のライト・サイクルの間も偽である。この結
果、エラー訂正部１７が消費するかもしれない電
力は、全リード／ライト・サイクルに占めるリー
ド・サイクルの割合の更に８分の１の率に減少す
る。１回のライト・サイクルに対して２回のリー
ド・サイクルの割合で考えると、エラー訂正部１
７の消費電力は12分の１に減少する。

又、第４図には、ANDゲート５１に置き換え
て、更にエラー訂正部１７の電力を減少させる他
のANDゲート５３を示す。ANDゲート５３は、
リード・サイクルのt₅時であつて、且つ全17ビツ
トのシンドローム・ビツトのどれかが零でない場
合にのみ、フリツプフロツプ５０をセツトする。
ANDゲート５３へのNONZSYM信号は、全17
ビツトのシンドローム・ビツトの真状態の論理和
により生成される。レジスタ１３の内のデータビ
ツトにエラーがない時は、必ず全シンドローム・
ビツトが零である。そして、控え目な概算でも、
全リード・サイクルに対するエラーのあるリー
ド・サイクルの割合は、ほぼ千分の１である。

電力節約の点からのいくつかの数値例を第５図
に示す。第１式により、電圧V_DDと、ANDゲー
トのトランジスタのどれか１つがONの時に、
ANDゲートの負荷抵抗を流れる電流（Ｉ）とを
掛けると、第３図の回路のANDゲート当りのDC
電力（P_A）が与えられる。１つのエラー訂正信
号を生成するには136のANDゲートが必要であ
り、第２式は１エラー訂正信号当りの電力（P_ER）
がP_A×136であることを示している。更に全部で
118のエラー訂正信号があり、第３式はエラー訂
正部が消費する全電力P_TはP_ER×118であることを
示している。

電圧V_DDと電流Ｉとの典型的な値は、それぞれ
5Vと0.2mAである。第４式により、全電力P_Tは
160Wとなる。この電力は非常に大きく、エラー
訂正回路を達成するどんな半導体も破壊されてし
まう。チツプ毎に実際に消費できる許容電力量
は、ほぼ5Wにすぎない。それで、160Wを消費す
るエラー訂正部１７を作るには、32個のチツプが
必要となる。

これに比較して、第５式は電源イネーブル部１
６と制御部１１の別形であるANDゲート５１と
の結合により、160Wがたつた13.3Wに減少した
ことを示している。チツプ毎の許容最大電力消費
が5Wであると考えると、全エラー訂正回路はわ
ずか３チツプで達成される。

これら３チツプのそれぞれは、118個の第３図
の回路の３分の１を含んでいる。このようなチツ
プ毎の全ANDゲート数は（118／３）×136あるい
は5440になる。又、チツプ毎の全ORゲート数は
118／３あるいは40になる。又、チツプ毎の全
NORゲート数は（118／３）×17×２あるいは
1360になる。又、チツプ毎の全インバータゲート
数は（118／３）×18あるいは720になる。全ゲー
ト数は7560（この内の5440は常に電力を消費する
わけでないが）であり、今日の技術では簡単に１
チツプにはめ込まれ得る。

更に、第６式は第４図の回路にANDゲート５
３を結合することで、160Wが1W以下に減少する
ことを示している。このことは、全エラー訂正回
路をたつた１つの半導体チツプで達成することを
可能にする。

第６図は、電源イネーブル部１６の他の実施例
を示す。この実施例は参照番号１６′で表されて
おり、エラー訂正部１７への接続と共に示されて
いる。

電源イネーブル部１６′は、136個のトランジス
タＸ１〜Ｘ１３６を備える。これらのトランジス
タはPWRECC信号に応答して、バイアス電圧
V_DDをANDゲートAND１〜AND１３６に接続し
たり、切断したりする。最後にトランジスタＸ１
〜Ｘ１３６は、ゲート電圧にPWRECC信号が接
続されていて、PWRECC信号が真の場合にのみ、
トランジスタＸ１〜Ｘ１３６はONになる。

トランジスタＸ１〜Ｘ１３６がOFFである場
合には、V_DDバスからANDゲートAN１〜AND
１３６を通して電流は流れない。このようにし
て、シンドローム・ビツトの状態にかかわらず、
零DC電力消費状態が起こる。逆に、トランジス
タＸ１〜Ｘ１３６がONの場合に、エラー訂正部
１７がシンドローム・ビツトによりエラー訂正信
号を生成している間は、電力を消費する。

この第６図の回路は、ちようど第３図の回路の
ように、ただ１つのエラー訂正信号を生成する。
それで、エラー訂正部１７ではこの回路が118回
反復されている。

次に、本発明の更に他の実施例の構成と動作
を、第７図と第８図とを参照して説明する。

この実施例では、第３図の電源イネーブル部１
６と第６図の電源イネーブル部１６′とが、前述
したエラー訂正部１７と省略されているゲートと
に接続されている。第７図において、種々の要素
を指す参照番号は、先に第３図と第６図で使用さ
れたものと同じである。

第７図の実施例において、ミンターム信号を生
じるそれぞれの導体は、それぞれキヤパシタＣを
通して接地されている。136個のこのようなキヤ
パシタがある。それぞれのキヤパシタＣは、逆バ
イアスされたＰ−Ｎダイオード接合として、ある
いは間隔をあけて置かれた平行板の対として形成
されても良い。又、キヤパシタはミンタームを伝
達する導体上の一地点に位置し、導体に沿つて配
列しても良い。好適には、キヤパシタＣは0.05〜
5.00pFが良い。

第７図の実施例の主要な特徴は、そのDC電力
消費が、実質的に零にまで減少したことである。
これを達成した方法は、第８図の信号波形の分析
によつて理解される。ここで、T₀時からT₂時ま
では、PWRECC信号がHighである。結果とし
て、電源イネーブル部１６′のトランジスタＸ１
〜Ｘ１３６はONとなり、同時に電源イネーブル
部１６のNORゲートからの全出力信号はLowに
なる。このように、ミンターム信号MIN１〜
MIN１３６を伝達する導体上にあるキヤパシタ
Ｃを充電するために、トランジスタＸ１〜Ｘ１３
６を通して一時的な電流が流れる。一旦キヤパシ
タＣが電圧V_DDに充電されると、もう電流は流れ
ない。

シンドローム・ビツトSYN１〜SYN１７が安
定した後に、PWRECC信号はLowになる。第８
図はシンドローム・ビツトSYN１〜SYN１７が
T₁時に安定し、PWRECC信号がT₂時にLowにな
ることを示している。PWRECC信号がLowにな
つた場合は、電源イネーブル部１６′のトランジ
スタＸ１〜Ｘ１３６はOFFになり、キヤパシタ
Ｃへのどんな充電をも妨げる。同時に、電源イネ
ーブル部１６のNORゲートの出力信号は、シン
ドローム。ビツトSYN１〜SYN１７の状態に対
応してHigh又はLowになる。

それぞれのANDゲートのトランジスタに接続
している、NORゲートからのどのHighの出力信
号も、ANDゲートのキヤパシタＣを放電させる。
例えば、もしNORゲートNOR１ａの出力信号が
Highで、ANDゲートAND１３６のトランジス
タＴ１ａに接続するならば、ANDゲートAND１
３６のキヤパシタＣは放電する。この放電はT₂
時とT₃時の間で発生するように第８図には示し
てある。

キヤパシタＣの放電の後、ミンターム信号
MIN１〜MIN１３６はPWRECC信号がLowで
ある間は実質的に安定したままである。それぞれ
のキヤパシタＣは、徐々に放電を生じる小さな漏
電流を持つている。しかし、この漏れによる放電
は数マイクロ秒を越えることはない。その間に、
ORゲート４０からの、ミンターム信号の論理和
が直接に使用され、フリツプフロツプにラツチさ
れる。それによつて、T₀時からT₄時までのシー
ケンスは、キヤパシタＣを再度充電させるため
PWRECC信号をHighにすることにより、繰り返
すことが出来る。

次に、第９図を参照して、第７図のORゲート
４０の好適な実施例を説明する。このORゲート
４０は、複数のトランジスタＭ１〜Ｍ１３６（そ
れぞれのミンタームに１つ）と、もう１つのトラ
ンジスタＮ１とインバータ４０ｂと、もう１つの
トランジスタ４０ｃとキヤパシタC′とANDゲー
ト４０ｄとを備える。これらの全要素は第９図に
示すように相互に接続されている。特に、それぞ
れのミンターム信号MIN１〜MIN１３６は、そ
れぞれトランジスタＭ１〜Ｍ１３６の１つのゲー
トに接続されている。このようにHighのMIN１
信号はトランジスタＭ１をONにし、Highの
MIN２信号はトランジスタＭ２をONにする。

第８図に関連して前述したように、制御信号
PWRECCがHighの期間には、全ミンターム信号
がHighになる。このように、この期間に全トラ
ンジスタＭ１〜Ｍ１３６はONになり、導体４０
ａとトランジスタＮ１は短絡される。しかしなが
ら、PWRECC信号がHighの時は、トランジスタ
Ｎ１はOFFである。従つて、導体４０ａは接地
と短絡しない。しかし、代わりにキヤパシタ
C′が、トランジスタ４０ｃを通して電圧V_DDに充
電される。

逆に、PWRECC信号がLowになつた時は、ト
ランジスタＮ１がONになりキヤパシタC′を放電
させる。しかしながら、この放電はミンターム信
号MIN１〜MIN１３６のどれかがHighにとどま
つた場合にのみ起こる。もし、T₂からT₃の期間
にミンターム信号が全てLowならば、キヤパシ
タC′は充電されたままである。

第９図のORゲートの主要な特徴は、それが実
質的に零DC電力しか消費しないことである。こ
れは、トランジスタ４０ｃとトランジスタＮ１と
を通して常に通じる一定のDC電流がないためで
ある。又、第９図のORゲートは非常に早く動作
して、エラー信号ERiの存否をセンスする。

このセンス時間はT₂時（PWRECC信号がLow
になつた時）から始まり、キヤパシタＣあるいは
キヤパシタC′が放電するまで続く。センス処理に
より両方のキヤパシタが続いて放電するような場
合や、一方のキヤパシタが充電し続いて他方のキ
ヤパシタが放電するような場合は発生しない。

キヤパシタＣのように、キヤパシタC′も逆バイ
アスＰ−Ｎダイオード、あるいは間隔をあけて置
かれた平行板の対で形成されても良い。そして要
素は１つの位置にまとめられるか、導体４０ａに
沿つて配列される。好ましくは、その値は、T₂
時からT₃時間にキヤパシタＣが放電している間
にその電荷を保つように、キヤパシタＣより少な
くとも50％大きい方が良く、一方、インバータ４
０ｂへのPWRECC信号は少し遅延させて、キヤ
パシタC′より前にキヤパシタＣを放電させるよう
にすることができる。これがANDゲート４０ｄ
の機能である。

本発明の種々の好適な実施例を詳細に説明し
た。しかしながら、本発明の特徴や思想から離れ
ることなく、更に多くの変更や修正を加えること
が可能である。

例えば、本発明は１つの特定のエラー訂正コー
ドを使用する特殊なメモリシステムにのみ限られ
ない。明らかに、第３図と第６図のANDゲート
の数に加えて、彼らが形成するミンタームは、バ
ス２７へのマスクによるプログラム的な接続によ
り作り出され、多くの異なるコードを提供する。
従つて、本発明は添付されたクレームに限定され
ても、前述の実施例に限定されることはない。

更に、本発明の論理ゲート列の回路設計技術
は、メモリシステムに限らず、他の分野において
も適用できる。

［発明の効果］本発明により、回路が電力消費をする時間を極
力減少して、電力消費の問題を十分に減少した論
理ゲート列を適用したメモリシステムを提供でき
る。

具体的には、エラー訂正時期のみに動作するエ
ラー訂正回路により、消費電力を減少させた。
又、エラー訂正時期のみに電源が供給されるエラ
ー訂正回路により、消費電力を減少させた。

これにより、膨大なゲートから成る論理回路を
１つの半導体チツプ上に集積することが可能にな
つた。

【図面の簡単な説明】

第１図は本発明のメモリシステムの構成図、第
２図は第１図のメモリシステムでリードサイクル
中に発生する種々の信号のタイミングチヤート、
第３図は第１図のシステムのイネーブル部とエラ
ー訂正部の詳細な回路図、第４図は第１図のシス
テムの制御部の詳細な論理図、第５図は第１図の
システムで消費される電力を示す図、第６図は第
１図のシステムでイネーブル部とエラー訂正部の
他の実施例を示す詳細な回路図、第７図は第１図
のシステムでイネーブル部とエラー訂正部の更に
他の実施例を示す詳細な回路図、第８図は第７図
の回路の動作を示すタイミングチヤート、第９図
は第７図のORゲートの実施例を示す回路図であ
る。図中、１０……入力キユー、１１……制御部、
１２……ダイナミツクRAM、１３……レジス
タ、１４……チエツクビツト・ジエネレータ、１
５……比較器、１６……電源イネーブル部、１７
……エラー訂正部、１８……出力キユー、２０〜
２８……バス、３０〜３６……導体である。

Claims

【特許請求の範囲】１リードサイクル中にアドレスを受け取り、該
アドレスのデータビツトとチエツクビツトとを読
み出す格納手段と、前記格納手段と接続して、前記チエツクビツト
に起因する入力信号を受け取り、該入力信号から
前記データビツトのエラーを訂正する複数のミン
タームを生成する低DC電力の論理回路とから成
るエラー訂正可能なメモリシステムであつて、前記論理回路は、前記入力信号を選択的にデコードして一定の電
力消費電流を通すことにより、それぞれが前記ミ
ンタームを生成する複数の論理ゲートと、前記リードサイクルのごく一部の間だけ第１の
状態で、他の場合は第２の状態である制御信号を
生成する制御手段と、前記制御手段と前記論理ゲートとに接続され
て、前記制御信号が前記第１の状態の間にのみ、
前記ゲートを通して前記一定電流を流して、前記
選択的デコード処理を可能にするイネーブル手段
とを備えることを特徴とするメモリシステム。２論理ゲートは入力信号が所定電圧で受け取ら
れた場合にのみ前記一定電流を流し、イネーブル
手段は制御信号の第２の状態に応答して、受け取
る前記入力信号を前記所定電圧外にすることを特
徴とする特許請求の範囲第１項記載のメモリシス
テム。３論理ゲートはコモンバスより一定の電流を受
け、イネーブル手段は論理信号の第２の状態に応
答して、前記論理ゲートから前記コモンバスを切
り離すことを特徴とする特許請求の範囲第１項記
載のメモリシステム。４制御手段は、格納手段により読み出されたデ
ータビツトから作成された新しいチエツクビツト
と、読み出されたチエツクビツトとが等しいリー
ドサイク中は、制御信号を第２の状態にすること
を特徴とする特許請求の範囲第１項記載のメモリ
システム。５制御手段は、格納部にデータビツトを書き込
むライトサイクル中には、制御信号を第２の状態
にすることを特徴とする特許請求の範囲第１項記
載のメモリシステム。６論理回路は、ミンタームを互いに選択的に論
理和するための複数のORゲートを含むことを特
徴とする特許請求の範囲第１項記載のメモリシス
テム。７論理回路は、１つの半導体チツプ上に集積さ
れていることを特徴とする特許請求の範囲第１項
記載のメモリシステム。