JPH0416880B2 - - Google Patents
Info
- Publication number
- JPH0416880B2 JPH0416880B2 JP62045384A JP4538487A JPH0416880B2 JP H0416880 B2 JPH0416880 B2 JP H0416880B2 JP 62045384 A JP62045384 A JP 62045384A JP 4538487 A JP4538487 A JP 4538487A JP H0416880 B2 JPH0416880 B2 JP H0416880B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- gate
- state
- logic
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004044 response Effects 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000000034 method Methods 0.000 claims description 2
- 238000012937 correction Methods 0.000 description 43
- 239000003990 capacitor Substances 0.000 description 28
- 239000004020 conductor Substances 0.000 description 18
- 208000011580 syndromic disease Diseases 0.000 description 15
- 238000010586 diagram Methods 0.000 description 9
- 101000821100 Homo sapiens Synapsin-1 Proteins 0.000 description 4
- 102100021905 Synapsin-1 Human genes 0.000 description 4
- 102100029469 WD repeat and HMG-box DNA-binding protein 1 Human genes 0.000 description 4
- 101710097421 WD repeat and HMG-box DNA-binding protein 1 Proteins 0.000 description 4
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 2
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 2
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 2
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 2
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 102100022002 CD59 glycoprotein Human genes 0.000 description 1
- 101150110971 CIN7 gene Proteins 0.000 description 1
- 101000897400 Homo sapiens CD59 glycoprotein Proteins 0.000 description 1
- 101150110298 INV1 gene Proteins 0.000 description 1
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 1
- LUTSRLYCMSCGCS-BWOMAWGNSA-N [(3s,8r,9s,10r,13s)-10,13-dimethyl-17-oxo-1,2,3,4,7,8,9,11,12,16-decahydrocyclopenta[a]phenanthren-3-yl] acetate Chemical compound C([C@@H]12)C[C@]3(C)C(=O)CC=C3[C@@H]1CC=C1[C@]2(C)CC[C@H](OC(=O)C)C1 LUTSRLYCMSCGCS-BWOMAWGNSA-N 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明デジタルデータを記憶し低DC(直流)電
力で動作する論理ゲート列を適用してデータのエ
ラーを訂正するメモリシステムに関するものであ
る。
力で動作する論理ゲート列を適用してデータのエ
ラーを訂正するメモリシステムに関するものであ
る。
[従来の技術]
従来から最も広く使用されているメモリシステ
ムは、ダイナミツクRAM(DRAM)チツプを使
用したものである。毎年数百万のDRAMチツプ
が販売されている。現在では、1つのDRAMチ
ツプは256000ビツトの情報を記憶することが出来
る。ところが、10年前には1つのDRAMチツプ
はやつと約1000ビツトが記憶できるだけであつ
た。
ムは、ダイナミツクRAM(DRAM)チツプを使
用したものである。毎年数百万のDRAMチツプ
が販売されている。現在では、1つのDRAMチ
ツプは256000ビツトの情報を記憶することが出来
る。ところが、10年前には1つのDRAMチツプ
はやつと約1000ビツトが記憶できるだけであつ
た。
この1つのDRAMチツプのビツト数の増加の
大部分は、チツプ作成において種々の回路パター
ンの寸法が小さくなるに従つて、それぞれのメモ
リセルのサイズを小さくすることにより達成され
て来た。しかしながら、DRAMはメモリセルの
サイズの縮小につれて、ソフトエラーをより発生
し易くなつている。
大部分は、チツプ作成において種々の回路パター
ンの寸法が小さくなるに従つて、それぞれのメモ
リセルのサイズを小さくすることにより達成され
て来た。しかしながら、DRAMはメモリセルの
サイズの縮小につれて、ソフトエラーをより発生
し易くなつている。
ソフトエラーは一時的な性質を持ち、チツプ内
でランダムに発生する。チツプ自身の中に存在す
る少量の不純物により発生するα粒子がソフトエ
ラーの一般的原因である。一旦発生すると、α粒
子は電子孔の対を産み出す。そして、情報として
セ内に記憶されている充電量を変えてしまう。セ
ルが小さくなるにつれて、発生してもエラーを引
き起こさないような充電量の変化許容量は減少す
る。
でランダムに発生する。チツプ自身の中に存在す
る少量の不純物により発生するα粒子がソフトエ
ラーの一般的原因である。一旦発生すると、α粒
子は電子孔の対を産み出す。そして、情報として
セ内に記憶されている充電量を変えてしまう。セ
ルが小さくなるにつれて、発生してもエラーを引
き起こさないような充電量の変化許容量は減少す
る。
従つて、ソフトエラーの問題を逃れるために、
メモリシステムはエラー訂正コードを使用する。
このようなシステムでは、DRAMチツプ内にデ
ータと共にエラーコードが書き込まれる。生成さ
れたこのエラーコードにより、格納中にデータに
発生したエラーがメモリからの読み出し時に訂正
されるようにする。ハミング・コードはエラー訂
正コードの一般的例であり、オプレンテイス−ホ
ール社、1981年発行のアンドレ・ターネンバーム
著「コンピユータ・ネツトワーク」(Computer
Networks by Andrew Trnenbaum,1981,
Prentice−Halll,Inc.)の126〜128頁に述べられ
ている。他のコードもこの本に説明されている。
メモリシステムはエラー訂正コードを使用する。
このようなシステムでは、DRAMチツプ内にデ
ータと共にエラーコードが書き込まれる。生成さ
れたこのエラーコードにより、格納中にデータに
発生したエラーがメモリからの読み出し時に訂正
されるようにする。ハミング・コードはエラー訂
正コードの一般的例であり、オプレンテイス−ホ
ール社、1981年発行のアンドレ・ターネンバーム
著「コンピユータ・ネツトワーク」(Computer
Networks by Andrew Trnenbaum,1981,
Prentice−Halll,Inc.)の126〜128頁に述べられ
ている。他のコードもこの本に説明されている。
しかしながら、エラー訂正コードにおいて、1
データワード当りのデータビツト数及び訂正する
エラーの数が増加するにつれて、必要とするチエ
ツクビツトの数も増加することが問題となつてい
る。例えば、前述の本の127頁には1ビツトを訂
正するハミング・コードがm+r+1<2r式に従
わねばならないことを示している。ここで、mは
1ワードのデータ数、rは1ワードのチエツクビ
ツト数である。
データワード当りのデータビツト数及び訂正する
エラーの数が増加するにつれて、必要とするチエ
ツクビツトの数も増加することが問題となつてい
る。例えば、前述の本の127頁には1ビツトを訂
正するハミング・コードがm+r+1<2r式に従
わねばならないことを示している。ここで、mは
1ワードのデータ数、rは1ワードのチエツクビ
ツト数である。
もし、記憶されるデータ・ワードが118ビツト
で、ハミング・コードにより2ビツトのエラーを
訂正しようとするならば、1データワードに付き
17ビツトのチエツクビツトが必要となる。このチ
エツクビツトには217あるいは131072の異なるバ
イナリの組合わせがある。エラーが発生した時
は、このバイナリの組合わせがデコードされてデ
ータコード中のどのビツトの訂正が必要かが決定
される。このデコードには膨大な数のロジツクを
必要とし、今度はそれに比例した電力を消費して
しまう。
で、ハミング・コードにより2ビツトのエラーを
訂正しようとするならば、1データワードに付き
17ビツトのチエツクビツトが必要となる。このチ
エツクビツトには217あるいは131072の異なるバ
イナリの組合わせがある。エラーが発生した時
は、このバイナリの組合わせがデコードされてデ
ータコード中のどのビツトの訂正が必要かが決定
される。このデコードには膨大な数のロジツクを
必要とし、今度はそれに比例した電力を消費して
しまう。
このように、どのような回路設計をすれば、1
チツプの許容最大電力消費を越えることなく、少
数の半導体チツプ上にシステムを集積できる点に
まで電力消費を引き下げることが出来るかが問題
である。
チツプの許容最大電力消費を越えることなく、少
数の半導体チツプ上にシステムを集積できる点に
まで電力消費を引き下げることが出来るかが問題
である。
[発明の目的]
従つて、本発明の主要な目的は、前述の電力消
費の問題を十分に減少する論理ゲート列を適用し
たメモリシステムを提供することである。
費の問題を十分に減少する論理ゲート列を適用し
たメモリシステムを提供することである。
[発明の概要]
本発明に従つて構成されたメモリシステムは、
リードサイクル中にアドレスを受け取り、そのア
ドレスのデータビツトとチエツクビツトとを読み
出す格納部と、チエツクビツトからの複数のミン
タームをデコードしてデータビツト内のエラーを
訂正する低DC電力の論理回路とを備える。論理
回路は、1つずつがチエツクビツトを選択的にデ
コードすることにより一定電力消費電流を流し
て、それぞれのミンタームを作成する複数の論理
ゲートと、リードサイクルのほんの小さな部分の
間だけ第1の状態で、他の場合は第2の状態であ
る制御信号を生成する制御回路と、制御回路と論
理ゲートとに接続されて、制御信号が第1の状態
の場合にのみゲートを通して一定電流を許すこと
により、選択的デコードを可能にするイネーブル
回路から成る。
リードサイクル中にアドレスを受け取り、そのア
ドレスのデータビツトとチエツクビツトとを読み
出す格納部と、チエツクビツトからの複数のミン
タームをデコードしてデータビツト内のエラーを
訂正する低DC電力の論理回路とを備える。論理
回路は、1つずつがチエツクビツトを選択的にデ
コードすることにより一定電力消費電流を流し
て、それぞれのミンタームを作成する複数の論理
ゲートと、リードサイクルのほんの小さな部分の
間だけ第1の状態で、他の場合は第2の状態であ
る制御信号を生成する制御回路と、制御回路と論
理ゲートとに接続されて、制御信号が第1の状態
の場合にのみゲートを通して一定電流を許すこと
により、選択的デコードを可能にするイネーブル
回路から成る。
又、論理ゲートは、チエツクビツトに起因した
入力信号を受け取り、入力信号が所定電圧である
場合にのみ電流を流す。そしてイネーブル回路は
制御信号の第2の状態に応答して、入力信号を前
記定電圧以外に置く。
入力信号を受け取り、入力信号が所定電圧である
場合にのみ電流を流す。そしてイネーブル回路は
制御信号の第2の状態に応答して、入力信号を前
記定電圧以外に置く。
[実施例]
第1図に従つて、本発明の低電力消費の構成を
持つメモリシステム例を詳細に説明する。
持つメモリシステム例を詳細に説明する。
本システムは入力キユー10と制御部11とダ
イナミツクRAM12とレジスタ13とチエツク
ビツト・ジエネレータ14と比較器15と電源イ
ネーブル部16とエラー訂正部17と出力キユー
18とを備えている。これらは第1図に示すよう
に、互いにバス20〜28を介して結ばれてい
る。加えて、制御部11からの制御信号を伝達す
る導体30〜36を通して結ばれている。
イナミツクRAM12とレジスタ13とチエツク
ビツト・ジエネレータ14と比較器15と電源イ
ネーブル部16とエラー訂正部17と出力キユー
18とを備えている。これらは第1図に示すよう
に、互いにバス20〜28を介して結ばれてい
る。加えて、制御部11からの制御信号を伝達す
る導体30〜36を通して結ばれている。
動作中には、ダイイナミツクRAM12へのリ
ードやライト・コマンドは、バス20と接続され
た複数の装置(図示しない)からバス20を通し
て入力キユー10に送られる。コマンドは、制御
部11によつてバス21を通し入力キユー10か
ら順に取り除かれる。それぞれのコマンドには、
制御部11がバス22を通してダイナミツク
RAM12に送るアドレスが含まれている。
ードやライト・コマンドは、バス20と接続され
た複数の装置(図示しない)からバス20を通し
て入力キユー10に送られる。コマンドは、制御
部11によつてバス21を通し入力キユー10か
ら順に取り除かれる。それぞれのコマンドには、
制御部11がバス22を通してダイナミツク
RAM12に送るアドレスが含まれている。
コマンドがライト・コマンドの時は、118ビツ
トのデータも入力キユー10に入れられる。この
データは、バス21を通して17ビツトのチエツク
ビツトを生成するチエツクビツト・ジエネレータ
14に送られる。チエツクビツトはデータビツト
と共にレジスタ13に書き込まれ、それからバス
22上のアドレスの指すダイナミツクRAM12
に書き込まれる。
トのデータも入力キユー10に入れられる。この
データは、バス21を通して17ビツトのチエツク
ビツトを生成するチエツクビツト・ジエネレータ
14に送られる。チエツクビツトはデータビツト
と共にレジスタ13に書き込まれ、それからバス
22上のアドレスの指すダイナミツクRAM12
に書き込まれる。
コマンドがリード・コマンドの時は、118ビツ
トのデータと17ビツトのチエツクビツトとを、バ
ス22上のアドレスの指すダイナミツクRAM1
2からアクセスする。このビツトはレジスタ13
に読み込まれ、それからバス21でチエツクビツ
ト・ジエネレータ14に送られる。このチエツク
ビツト・ジエネレータ14では、最初にデータと
共にダイナミツクRAM12に書き込まれたもの
と同じく、17ビツトのチエツクビツトが再度生成
される。このようにすれば、もしダイナミツク
RAM12内でデータビツトにエラーが発生しな
い場合には、チエツクビツト・ジエネレータ14
からのチエツクビツトとレジスタ13内のチエツ
クビツトとは同一である。
トのデータと17ビツトのチエツクビツトとを、バ
ス22上のアドレスの指すダイナミツクRAM1
2からアクセスする。このビツトはレジスタ13
に読み込まれ、それからバス21でチエツクビツ
ト・ジエネレータ14に送られる。このチエツク
ビツト・ジエネレータ14では、最初にデータと
共にダイナミツクRAM12に書き込まれたもの
と同じく、17ビツトのチエツクビツトが再度生成
される。このようにすれば、もしダイナミツク
RAM12内でデータビツトにエラーが発生しな
い場合には、チエツクビツト・ジエネレータ14
からのチエツクビツトとレジスタ13内のチエツ
クビツトとは同一である。
比較器15は、チエツクビツト・ジエネレータ
14からのチエツクビツトと、レジスタ13内の
チエツクビツトとのどんな食い違いをも検知す
る。比較器15はチエツクビツトを比較して、比
較結果を示す17ビツトのシンドローム・ビツトを
バス26に供給する。もしシンドローム・ビツト
のどれかが零でないならば、データビツトにはエ
ラーが存在する。
14からのチエツクビツトと、レジスタ13内の
チエツクビツトとのどんな食い違いをも検知す
る。比較器15はチエツクビツトを比較して、比
較結果を示す17ビツトのシンドローム・ビツトを
バス26に供給する。もしシンドローム・ビツト
のどれかが零でないならば、データビツトにはエ
ラーが存在する。
バス26上の全てのシンドローム・ビツトは、
導体35上の電源エラー訂正部(PWRECC)信
号と共に、電源イネーブル部16に送られる。こ
の電源イネーブル部16は、受信信号に応答して
エラー訂正部17内の電源の操作と消費を可能に
する。エラー訂正部17は操作可能にされると、
17ビツトのシンドローム・ビツトから118ビツト
のエラー訂正信号(ER1〜ER118)を生成
し、バス28を通して出力キユー18に送る。も
しi番目のエラー信号ERiが真である場合には、
バス21上のデータのiビツトにエラーがあり、
訂正のために出力キユー18で反転されねばなら
ない。
導体35上の電源エラー訂正部(PWRECC)信
号と共に、電源イネーブル部16に送られる。こ
の電源イネーブル部16は、受信信号に応答して
エラー訂正部17内の電源の操作と消費を可能に
する。エラー訂正部17は操作可能にされると、
17ビツトのシンドローム・ビツトから118ビツト
のエラー訂正信号(ER1〜ER118)を生成
し、バス28を通して出力キユー18に送る。も
しi番目のエラー信号ERiが真である場合には、
バス21上のデータのiビツトにエラーがあり、
訂正のために出力キユー18で反転されねばなら
ない。
リード・コマンドを実行中のタイミングチヤー
トを詳細に示した第2図を参照して説明する。第
2図のように、それぞれのリード・コマンドは、
8つのクロツクパルスt0〜t7からなるリード・サ
イクルの間に実行される。1クロツクパルスは
45nsec続く。t0時からt2時までは、制御部11が
導体31上のローアドレス信号(RAS)を真に
し、t2時からt5時までは、制御部11は導体32
上のカラムアドレス信号(CAS)を真にする。
ローアドレスとカラムアドレスとは、バス22を
通してRAS信号とCAS信号と共にダイナミツク
RAM12に送られる。
トを詳細に示した第2図を参照して説明する。第
2図のように、それぞれのリード・コマンドは、
8つのクロツクパルスt0〜t7からなるリード・サ
イクルの間に実行される。1クロツクパルスは
45nsec続く。t0時からt2時までは、制御部11が
導体31上のローアドレス信号(RAS)を真に
し、t2時からt5時までは、制御部11は導体32
上のカラムアドレス信号(CAS)を真にする。
ローアドレスとカラムアドレスとは、バス22を
通してRAS信号とCAS信号と共にダイナミツク
RAM12に送られる。
t3時とt4時のほぼ中間で、ダイナミツクRAM
12はRAS信号とCAS信号とに応答して、デー
タビツトとチエツクビツトとを、アドレスされた
位置からバス23上に送る。これらのビツトは、
制御部11により導体34上に送られたロードレ
ジスタ(LOADREG)信号に応答してレジスタ
13にラツチされる。レジスタ13からのデータ
ビツトとチエツクビツトとは、チエツクビツト・
ジエネレータ14と比較器15を通つて、17ビツ
トのシンドローム・ビツトをバス26に供給す
る。このシンドローム・ビツトは、ほぼt5時に安
定する。
12はRAS信号とCAS信号とに応答して、デー
タビツトとチエツクビツトとを、アドレスされた
位置からバス23上に送る。これらのビツトは、
制御部11により導体34上に送られたロードレ
ジスタ(LOADREG)信号に応答してレジスタ
13にラツチされる。レジスタ13からのデータ
ビツトとチエツクビツトとは、チエツクビツト・
ジエネレータ14と比較器15を通つて、17ビツ
トのシンドローム・ビツトをバス26に供給す
る。このシンドローム・ビツトは、ほぼt5時に安
定する。
t5時からt6時までは、制御部11は導体35上
のPWRECC信号を真にする。これに応答して、
電源イネーブル部16はバス26上のシンドロー
ム・ビツトを、バス27を通してエラー訂正部1
7に送る。リード・サイクル中の他の時間は、
PWRECC信号は偽である。これに応答して、電
源イネーブル部16はバス27上の信号を、エラ
ー訂正部17においてDC電力消費が生じない状
態にする。
のPWRECC信号を真にする。これに応答して、
電源イネーブル部16はバス26上のシンドロー
ム・ビツトを、バス27を通してエラー訂正部1
7に送る。リード・サイクル中の他の時間は、
PWRECC信号は偽である。これに応答して、電
源イネーブル部16はバス27上の信号を、エラ
ー訂正部17においてDC電力消費が生じない状
態にする。
リード・サイクルを終了するために、制御部1
1はt6時に、導体36を通して出力キユー18に
対してロード出力キユー(LOADOQ)信号を送
る。この信号は、バス28上のエラー訂正信号が
安定していて、バス21上のどのデータのエラー
訂正にも利用出来ることを出力キユー18に知ら
せる。最後のt7時に、制御部11は導体30で入
力キユー10にクロツク入力キユー
(CLOCKIQ)信号を送り、入力キユー10のメ
モリシステムの次のコマンドをバス21上に出力
させる。
1はt6時に、導体36を通して出力キユー18に
対してロード出力キユー(LOADOQ)信号を送
る。この信号は、バス28上のエラー訂正信号が
安定していて、バス21上のどのデータのエラー
訂正にも利用出来ることを出力キユー18に知ら
せる。最後のt7時に、制御部11は導体30で入
力キユー10にクロツク入力キユー
(CLOCKIQ)信号を送り、入力キユー10のメ
モリシステムの次のコマンドをバス21上に出力
させる。
第3図には、電源イネーブル部16とエラー訂
正部17との一実施例を示す。この実施例では、
電源イネーブル部16は、17個のインバータ
INV1〜INV17と17対のNORゲートNOR1
a,NOR1b〜NOR17a,NOR17bとを
備えている。図示されたように、これらのゲート
は相互に結ばれている。
正部17との一実施例を示す。この実施例では、
電源イネーブル部16は、17個のインバータ
INV1〜INV17と17対のNORゲートNOR1
a,NOR1b〜NOR17a,NOR17bとを
備えている。図示されたように、これらのゲート
は相互に結ばれている。
バス27の導体とトランジスタのゲート間の相
互結合は、使用されているエラー訂正コードに対
応して、AND作用をプログラム的に作り上げる
マスクとなつている。それぞれのANDゲートは、
それぞれの負荷レジスタR1〜R136を通し
て、バスからバイアス電圧VDDを受ける。AND
ゲートからの出力信号は、MIN1〜MIN136
呼ばれるミンタームであり、1つのORゲート4
0で全て論理和される。この論理和処理は、導体
40a上にミラー訂正信号ER1〜ER118の丁
度1つを生成する。そして、第1図の電源イネー
ブル部16とエラー訂正部17内では、第3図の
回路が118回反復している。
互結合は、使用されているエラー訂正コードに対
応して、AND作用をプログラム的に作り上げる
マスクとなつている。それぞれのANDゲートは、
それぞれの負荷レジスタR1〜R136を通し
て、バスからバイアス電圧VDDを受ける。AND
ゲートからの出力信号は、MIN1〜MIN136
呼ばれるミンタームであり、1つのORゲート4
0で全て論理和される。この論理和処理は、導体
40a上にミラー訂正信号ER1〜ER118の丁
度1つを生成する。そして、第1図の電源イネー
ブル部16とエラー訂正部17内では、第3図の
回路が118回反復している。
動作中には、PWRECC信号を反転したものが、
インバータ41からNORゲート対NOR1a,
NOR1b〜NOR17a,NOR17bのそれぞ
れに送られる。このように、PWRECC信号が偽
である時は、それぞれのNORゲート対からの出
力電圧はLowである。次にLowの出力電圧は、
ANDゲートAND1〜AND136を作つている
トランジスタを全てOFFにする。トランジスタ
のOFFにより、VDD電圧バスから負荷抵抗R1〜
R136を通して電流は流れない。この為、電力
消費はない。
インバータ41からNORゲート対NOR1a,
NOR1b〜NOR17a,NOR17bのそれぞ
れに送られる。このように、PWRECC信号が偽
である時は、それぞれのNORゲート対からの出
力電圧はLowである。次にLowの出力電圧は、
ANDゲートAND1〜AND136を作つている
トランジスタを全てOFFにする。トランジスタ
のOFFにより、VDD電圧バスから負荷抵抗R1〜
R136を通して電流は流れない。この為、電力
消費はない。
逆に、PWRECC信号が真の時は、シンドロー
ム・ビツトSYN1〜SYN17の状態がNORゲ
ートからの出力信号の状態を決定する。例えば、
もしSYN1が真ならば、NORゲートNOR1a
の出力電圧はHighとなり、NORゲートNOR1
bの出力電圧はLowとなる。逆も又同じである。
ム・ビツトSYN1〜SYN17の状態がNORゲ
ートからの出力信号の状態を決定する。例えば、
もしSYN1が真ならば、NORゲートNOR1a
の出力電圧はHighとなり、NORゲートNOR1
bの出力電圧はLowとなる。逆も又同じである。
NORゲートからの出力電圧は、ANDゲート
AND1〜AND136のトランジスタがONにな
り、どのトランジスタがOFFになるかを決定す
る。特定のANDゲートのどのトランジスタが
ONになつた場合にも、電流がANDゲートと負
荷抵抗とを通して流れ、電力を消費する。
AND1〜AND136のトランジスタがONにな
り、どのトランジスタがOFFになるかを決定す
る。特定のANDゲートのどのトランジスタが
ONになつた場合にも、電流がANDゲートと負
荷抵抗とを通して流れ、電力を消費する。
第4図を参照して、PWRECC信号を発生する
制御部11内の回路を説明する。この回路はフリ
ツプフロツプ50とANDゲー51と8状態のリ
ングカウンタ52とから成り、全てが第4図のよ
うに相互に接続されている。信号t0〜t7はリング
カウンタ52で生成され、PWRECC信号はフリ
ツプフロツプ50のQ出力から生成される。フリ
ツプフロツプ50はリード・サイクルが実行され
ている場合にのみ、t5時にANDゲート51によ
りセツトされ、t6時には常にリセツトされる。
制御部11内の回路を説明する。この回路はフリ
ツプフロツプ50とANDゲー51と8状態のリ
ングカウンタ52とから成り、全てが第4図のよ
うに相互に接続されている。信号t0〜t7はリング
カウンタ52で生成され、PWRECC信号はフリ
ツプフロツプ50のQ出力から生成される。フリ
ツプフロツプ50はリード・サイクルが実行され
ている場合にのみ、t5時にANDゲート51によ
りセツトされ、t6時には常にリセツトされる。
第2図に示したように、PWRECC信号は各リ
ード・サイクルの8分の7の期間も偽であり、ど
のライト・サイクルの間も偽である。 この結
果、エラー訂正部17が消費するかもしれない電
力は、全リード/ライト・サイクルに占めるリー
ド・サイクルの割合の更に8分の1の率に減少す
る。1回のライト・サイクルに対して2回のリー
ド・サイクルの割合で考えると、エラー訂正部1
7の消費電力は12分の1に減少する。
ード・サイクルの8分の7の期間も偽であり、ど
のライト・サイクルの間も偽である。 この結
果、エラー訂正部17が消費するかもしれない電
力は、全リード/ライト・サイクルに占めるリー
ド・サイクルの割合の更に8分の1の率に減少す
る。1回のライト・サイクルに対して2回のリー
ド・サイクルの割合で考えると、エラー訂正部1
7の消費電力は12分の1に減少する。
又、第4図には、ANDゲート51に置き換え
て、更にエラー訂正部17の電力を減少させる他
のANDゲート53を示す。ANDゲート53は、
リード・サイクルのt5時であつて、且つ全17ビツ
トのシンドローム・ビツトのどれかが零でない場
合にのみ、フリツプフロツプ50をセツトする。
ANDゲート53へのNONZSYM信号は、全17
ビツトのシンドローム・ビツトの真状態の論理和
により生成される。レジスタ13の内のデータビ
ツトにエラーがない時は、必ず全シンドローム・
ビツトが零である。そして、控え目な概算でも、
全リード・サイクルに対するエラーのあるリー
ド・サイクルの割合は、ほぼ千分の1である。
て、更にエラー訂正部17の電力を減少させる他
のANDゲート53を示す。ANDゲート53は、
リード・サイクルのt5時であつて、且つ全17ビツ
トのシンドローム・ビツトのどれかが零でない場
合にのみ、フリツプフロツプ50をセツトする。
ANDゲート53へのNONZSYM信号は、全17
ビツトのシンドローム・ビツトの真状態の論理和
により生成される。レジスタ13の内のデータビ
ツトにエラーがない時は、必ず全シンドローム・
ビツトが零である。そして、控え目な概算でも、
全リード・サイクルに対するエラーのあるリー
ド・サイクルの割合は、ほぼ千分の1である。
電力節約の点からのいくつかの数値例を第5図
に示す。第1式により、電圧VDDと、ANDゲー
トのトランジスタのどれか1つがONの時に、
ANDゲートの負荷抵抗を流れる電流(I)とを
掛けると、第3図の回路のANDゲート当りのDC
電力(PA)が与えられる。1つのエラー訂正信
号を生成するには136のANDゲートが必要であ
り、第2式は1エラー訂正信号当りの電力(PER)
がPA×136であることを示している。更に全部で
118のエラー訂正信号があり、第3式はエラー訂
正部が消費する全電力PTはPER×118であることを
示している。
に示す。第1式により、電圧VDDと、ANDゲー
トのトランジスタのどれか1つがONの時に、
ANDゲートの負荷抵抗を流れる電流(I)とを
掛けると、第3図の回路のANDゲート当りのDC
電力(PA)が与えられる。1つのエラー訂正信
号を生成するには136のANDゲートが必要であ
り、第2式は1エラー訂正信号当りの電力(PER)
がPA×136であることを示している。更に全部で
118のエラー訂正信号があり、第3式はエラー訂
正部が消費する全電力PTはPER×118であることを
示している。
電圧VDDと電流Iとの典型的な値は、それぞれ
5Vと0.2mAである。第4式により、全電力PTは
160Wとなる。この電力は非常に大きく、エラー
訂正回路を達成するどんな半導体も破壊されてし
まう。チツプ毎に実際に消費できる許容電力量
は、ほぼ5Wにすぎない。それで、160Wを消費す
るエラー訂正部17を作るには、32個のチツプが
必要となる。
5Vと0.2mAである。第4式により、全電力PTは
160Wとなる。この電力は非常に大きく、エラー
訂正回路を達成するどんな半導体も破壊されてし
まう。チツプ毎に実際に消費できる許容電力量
は、ほぼ5Wにすぎない。それで、160Wを消費す
るエラー訂正部17を作るには、32個のチツプが
必要となる。
これに比較して、第5式は電源イネーブル部1
6と制御部11の別形であるANDゲート51と
の結合により、160Wがたつた13.3Wに減少した
ことを示している。チツプ毎の許容最大電力消費
が5Wであると考えると、全エラー訂正回路はわ
ずか3チツプで達成される。
6と制御部11の別形であるANDゲート51と
の結合により、160Wがたつた13.3Wに減少した
ことを示している。チツプ毎の許容最大電力消費
が5Wであると考えると、全エラー訂正回路はわ
ずか3チツプで達成される。
これら3チツプのそれぞれは、118個の第3図
の回路の3分の1を含んでいる。このようなチツ
プ毎の全ANDゲート数は(118/3)×136あるい
は5440になる。又、チツプ毎の全ORゲート数は
118/3あるいは40になる。又、チツプ毎の全
NORゲート数は(118/3)×17×2あるいは
1360になる。又、チツプ毎の全インバータゲート
数は(118/3)×18あるいは720になる。全ゲー
ト数は7560(この内の5440は常に電力を消費する
わけでないが)であり、今日の技術では簡単に1
チツプにはめ込まれ得る。
の回路の3分の1を含んでいる。このようなチツ
プ毎の全ANDゲート数は(118/3)×136あるい
は5440になる。又、チツプ毎の全ORゲート数は
118/3あるいは40になる。又、チツプ毎の全
NORゲート数は(118/3)×17×2あるいは
1360になる。又、チツプ毎の全インバータゲート
数は(118/3)×18あるいは720になる。全ゲー
ト数は7560(この内の5440は常に電力を消費する
わけでないが)であり、今日の技術では簡単に1
チツプにはめ込まれ得る。
更に、第6式は第4図の回路にANDゲート5
3を結合することで、160Wが1W以下に減少する
ことを示している。このことは、全エラー訂正回
路をたつた1つの半導体チツプで達成することを
可能にする。
3を結合することで、160Wが1W以下に減少する
ことを示している。このことは、全エラー訂正回
路をたつた1つの半導体チツプで達成することを
可能にする。
第6図は、電源イネーブル部16の他の実施例
を示す。この実施例は参照番号16′で表されて
おり、エラー訂正部17への接続と共に示されて
いる。
を示す。この実施例は参照番号16′で表されて
おり、エラー訂正部17への接続と共に示されて
いる。
電源イネーブル部16′は、136個のトランジス
タX1〜X136を備える。これらのトランジス
タはPWRECC信号に応答して、バイアス電圧
VDDをANDゲートAND1〜AND136に接続し
たり、切断したりする。最後にトランジスタX1
〜X136は、ゲート電圧にPWRECC信号が接
続されていて、PWRECC信号が真の場合にのみ、
トランジスタX1〜X136はONになる。
タX1〜X136を備える。これらのトランジス
タはPWRECC信号に応答して、バイアス電圧
VDDをANDゲートAND1〜AND136に接続し
たり、切断したりする。最後にトランジスタX1
〜X136は、ゲート電圧にPWRECC信号が接
続されていて、PWRECC信号が真の場合にのみ、
トランジスタX1〜X136はONになる。
トランジスタX1〜X136がOFFである場
合には、VDDバスからANDゲートAN1〜AND
136を通して電流は流れない。このようにし
て、シンドローム・ビツトの状態にかかわらず、
零DC電力消費状態が起こる。逆に、トランジス
タX1〜X136がONの場合に、エラー訂正部
17がシンドローム・ビツトによりエラー訂正信
号を生成している間は、電力を消費する。
合には、VDDバスからANDゲートAN1〜AND
136を通して電流は流れない。このようにし
て、シンドローム・ビツトの状態にかかわらず、
零DC電力消費状態が起こる。逆に、トランジス
タX1〜X136がONの場合に、エラー訂正部
17がシンドローム・ビツトによりエラー訂正信
号を生成している間は、電力を消費する。
この第6図の回路は、ちようど第3図の回路の
ように、ただ1つのエラー訂正信号を生成する。
それで、エラー訂正部17ではこの回路が118回
反復されている。
ように、ただ1つのエラー訂正信号を生成する。
それで、エラー訂正部17ではこの回路が118回
反復されている。
次に、本発明の更に他の実施例の構成と動作
を、第7図と第8図とを参照して説明する。
を、第7図と第8図とを参照して説明する。
この実施例では、第3図の電源イネーブル部1
6と第6図の電源イネーブル部16′とが、前述
したエラー訂正部17と省略されているゲートと
に接続されている。第7図において、種々の要素
を指す参照番号は、先に第3図と第6図で使用さ
れたものと同じである。
6と第6図の電源イネーブル部16′とが、前述
したエラー訂正部17と省略されているゲートと
に接続されている。第7図において、種々の要素
を指す参照番号は、先に第3図と第6図で使用さ
れたものと同じである。
第7図の実施例において、ミンターム信号を生
じるそれぞれの導体は、それぞれキヤパシタCを
通して接地されている。136個のこのようなキヤ
パシタがある。それぞれのキヤパシタCは、逆バ
イアスされたP−Nダイオード接合として、ある
いは間隔をあけて置かれた平行板の対として形成
されても良い。又、キヤパシタはミンタームを伝
達する導体上の一地点に位置し、導体に沿つて配
列しても良い。好適には、キヤパシタCは0.05〜
5.00pFが良い。
じるそれぞれの導体は、それぞれキヤパシタCを
通して接地されている。136個のこのようなキヤ
パシタがある。それぞれのキヤパシタCは、逆バ
イアスされたP−Nダイオード接合として、ある
いは間隔をあけて置かれた平行板の対として形成
されても良い。又、キヤパシタはミンタームを伝
達する導体上の一地点に位置し、導体に沿つて配
列しても良い。好適には、キヤパシタCは0.05〜
5.00pFが良い。
第7図の実施例の主要な特徴は、そのDC電力
消費が、実質的に零にまで減少したことである。
これを達成した方法は、第8図の信号波形の分析
によつて理解される。ここで、T0時からT2時ま
では、PWRECC信号がHighである。結果とし
て、電源イネーブル部16′のトランジスタX1
〜X136はONとなり、同時に電源イネーブル
部16のNORゲートからの全出力信号はLowに
なる。このように、ミンターム信号MIN1〜
MIN136を伝達する導体上にあるキヤパシタ
Cを充電するために、トランジスタX1〜X13
6を通して一時的な電流が流れる。一旦キヤパシ
タCが電圧VDDに充電されると、もう電流は流れ
ない。
消費が、実質的に零にまで減少したことである。
これを達成した方法は、第8図の信号波形の分析
によつて理解される。ここで、T0時からT2時ま
では、PWRECC信号がHighである。結果とし
て、電源イネーブル部16′のトランジスタX1
〜X136はONとなり、同時に電源イネーブル
部16のNORゲートからの全出力信号はLowに
なる。このように、ミンターム信号MIN1〜
MIN136を伝達する導体上にあるキヤパシタ
Cを充電するために、トランジスタX1〜X13
6を通して一時的な電流が流れる。一旦キヤパシ
タCが電圧VDDに充電されると、もう電流は流れ
ない。
シンドローム・ビツトSYN1〜SYN17が安
定した後に、PWRECC信号はLowになる。第8
図はシンドローム・ビツトSYN1〜SYN17が
T1時に安定し、PWRECC信号がT2時にLowにな
ることを示している。PWRECC信号がLowにな
つた場合は、電源イネーブル部16′のトランジ
スタX1〜X136はOFFになり、キヤパシタ
Cへのどんな充電をも妨げる。同時に、電源イネ
ーブル部16のNORゲートの出力信号は、シン
ドローム。ビツトSYN1〜SYN17の状態に対
応してHigh又はLowになる。
定した後に、PWRECC信号はLowになる。第8
図はシンドローム・ビツトSYN1〜SYN17が
T1時に安定し、PWRECC信号がT2時にLowにな
ることを示している。PWRECC信号がLowにな
つた場合は、電源イネーブル部16′のトランジ
スタX1〜X136はOFFになり、キヤパシタ
Cへのどんな充電をも妨げる。同時に、電源イネ
ーブル部16のNORゲートの出力信号は、シン
ドローム。ビツトSYN1〜SYN17の状態に対
応してHigh又はLowになる。
それぞれのANDゲートのトランジスタに接続
している、NORゲートからのどのHighの出力信
号も、ANDゲートのキヤパシタCを放電させる。
例えば、もしNORゲートNOR1aの出力信号が
Highで、ANDゲートAND136のトランジス
タT1aに接続するならば、ANDゲートAND1
36のキヤパシタCは放電する。この放電はT2
時とT3時の間で発生するように第8図には示し
てある。
している、NORゲートからのどのHighの出力信
号も、ANDゲートのキヤパシタCを放電させる。
例えば、もしNORゲートNOR1aの出力信号が
Highで、ANDゲートAND136のトランジス
タT1aに接続するならば、ANDゲートAND1
36のキヤパシタCは放電する。この放電はT2
時とT3時の間で発生するように第8図には示し
てある。
キヤパシタCの放電の後、ミンターム信号
MIN1〜MIN136はPWRECC信号がLowで
ある間は実質的に安定したままである。それぞれ
のキヤパシタCは、徐々に放電を生じる小さな漏
電流を持つている。しかし、この漏れによる放電
は数マイクロ秒を越えることはない。その間に、
ORゲート40からの、ミンターム信号の論理和
が直接に使用され、フリツプフロツプにラツチさ
れる。それによつて、T0時からT4時までのシー
ケンスは、キヤパシタCを再度充電させるため
PWRECC信号をHighにすることにより、繰り返
すことが出来る。
MIN1〜MIN136はPWRECC信号がLowで
ある間は実質的に安定したままである。それぞれ
のキヤパシタCは、徐々に放電を生じる小さな漏
電流を持つている。しかし、この漏れによる放電
は数マイクロ秒を越えることはない。その間に、
ORゲート40からの、ミンターム信号の論理和
が直接に使用され、フリツプフロツプにラツチさ
れる。それによつて、T0時からT4時までのシー
ケンスは、キヤパシタCを再度充電させるため
PWRECC信号をHighにすることにより、繰り返
すことが出来る。
次に、第9図を参照して、第7図のORゲート
40の好適な実施例を説明する。このORゲート
40は、複数のトランジスタM1〜M136(そ
れぞれのミンタームに1つ)と、もう1つのトラ
ンジスタN1とインバータ40bと、もう1つの
トランジスタ40cとキヤパシタC′とANDゲー
ト40dとを備える。これらの全要素は第9図に
示すように相互に接続されている。特に、それぞ
れのミンターム信号MIN1〜MIN136は、そ
れぞれトランジスタM1〜M136の1つのゲー
トに接続されている。このようにHighのMIN1
信号はトランジスタM1をONにし、Highの
MIN2信号はトランジスタM2をONにする。
40の好適な実施例を説明する。このORゲート
40は、複数のトランジスタM1〜M136(そ
れぞれのミンタームに1つ)と、もう1つのトラ
ンジスタN1とインバータ40bと、もう1つの
トランジスタ40cとキヤパシタC′とANDゲー
ト40dとを備える。これらの全要素は第9図に
示すように相互に接続されている。特に、それぞ
れのミンターム信号MIN1〜MIN136は、そ
れぞれトランジスタM1〜M136の1つのゲー
トに接続されている。このようにHighのMIN1
信号はトランジスタM1をONにし、Highの
MIN2信号はトランジスタM2をONにする。
第8図に関連して前述したように、制御信号
PWRECCがHighの期間には、全ミンターム信号
がHighになる。このように、この期間に全トラ
ンジスタM1〜M136はONになり、導体40
aとトランジスタN1は短絡される。しかしなが
ら、PWRECC信号がHighの時は、トランジスタ
N1はOFFである。従つて、導体40aは接地
と短絡しない。しかし、代わりにキヤパシタ
C′が、トランジスタ40cを通して電圧VDDに充
電される。
PWRECCがHighの期間には、全ミンターム信号
がHighになる。このように、この期間に全トラ
ンジスタM1〜M136はONになり、導体40
aとトランジスタN1は短絡される。しかしなが
ら、PWRECC信号がHighの時は、トランジスタ
N1はOFFである。従つて、導体40aは接地
と短絡しない。しかし、代わりにキヤパシタ
C′が、トランジスタ40cを通して電圧VDDに充
電される。
逆に、PWRECC信号がLowになつた時は、ト
ランジスタN1がONになりキヤパシタC′を放電
させる。しかしながら、この放電はミンターム信
号MIN1〜MIN136のどれかがHighにとどま
つた場合にのみ起こる。もし、T2からT3の期間
にミンターム信号が全てLowならば、キヤパシ
タC′は充電されたままである。
ランジスタN1がONになりキヤパシタC′を放電
させる。しかしながら、この放電はミンターム信
号MIN1〜MIN136のどれかがHighにとどま
つた場合にのみ起こる。もし、T2からT3の期間
にミンターム信号が全てLowならば、キヤパシ
タC′は充電されたままである。
第9図のORゲートの主要な特徴は、それが実
質的に零DC電力しか消費しないことである。こ
れは、トランジスタ40cとトランジスタN1と
を通して常に通じる一定のDC電流がないためで
ある。又、第9図のORゲートは非常に早く動作
して、エラー信号ERiの存否をセンスする。
質的に零DC電力しか消費しないことである。こ
れは、トランジスタ40cとトランジスタN1と
を通して常に通じる一定のDC電流がないためで
ある。又、第9図のORゲートは非常に早く動作
して、エラー信号ERiの存否をセンスする。
このセンス時間はT2時(PWRECC信号がLow
になつた時)から始まり、キヤパシタCあるいは
キヤパシタC′が放電するまで続く。センス処理に
より両方のキヤパシタが続いて放電するような場
合や、一方のキヤパシタが充電し続いて他方のキ
ヤパシタが放電するような場合は発生しない。
になつた時)から始まり、キヤパシタCあるいは
キヤパシタC′が放電するまで続く。センス処理に
より両方のキヤパシタが続いて放電するような場
合や、一方のキヤパシタが充電し続いて他方のキ
ヤパシタが放電するような場合は発生しない。
キヤパシタCのように、キヤパシタC′も逆バイ
アスP−Nダイオード、あるいは間隔をあけて置
かれた平行板の対で形成されても良い。そして要
素は1つの位置にまとめられるか、導体40aに
沿つて配列される。好ましくは、その値は、T2
時からT3時間にキヤパシタCが放電している間
にその電荷を保つように、キヤパシタCより少な
くとも50%大きい方が良く、一方、インバータ4
0bへのPWRECC信号は少し遅延させて、キヤ
パシタC′より前にキヤパシタCを放電させるよう
にすることができる。これがANDゲート40d
の機能である。
アスP−Nダイオード、あるいは間隔をあけて置
かれた平行板の対で形成されても良い。そして要
素は1つの位置にまとめられるか、導体40aに
沿つて配列される。好ましくは、その値は、T2
時からT3時間にキヤパシタCが放電している間
にその電荷を保つように、キヤパシタCより少な
くとも50%大きい方が良く、一方、インバータ4
0bへのPWRECC信号は少し遅延させて、キヤ
パシタC′より前にキヤパシタCを放電させるよう
にすることができる。これがANDゲート40d
の機能である。
本発明の種々の好適な実施例を詳細に説明し
た。しかしながら、本発明の特徴や思想から離れ
ることなく、更に多くの変更や修正を加えること
が可能である。
た。しかしながら、本発明の特徴や思想から離れ
ることなく、更に多くの変更や修正を加えること
が可能である。
例えば、本発明は1つの特定のエラー訂正コー
ドを使用する特殊なメモリシステムにのみ限られ
ない。明らかに、第3図と第6図のANDゲート
の数に加えて、彼らが形成するミンタームは、バ
ス27へのマスクによるプログラム的な接続によ
り作り出され、多くの異なるコードを提供する。
従つて、本発明は添付されたクレームに限定され
ても、前述の実施例に限定されることはない。
ドを使用する特殊なメモリシステムにのみ限られ
ない。明らかに、第3図と第6図のANDゲート
の数に加えて、彼らが形成するミンタームは、バ
ス27へのマスクによるプログラム的な接続によ
り作り出され、多くの異なるコードを提供する。
従つて、本発明は添付されたクレームに限定され
ても、前述の実施例に限定されることはない。
更に、本発明の論理ゲート列の回路設計技術
は、メモリシステムに限らず、他の分野において
も適用できる。
は、メモリシステムに限らず、他の分野において
も適用できる。
[発明の効果]
本発明により、回路が電力消費をする時間を極
力減少して、電力消費の問題を十分に減少した論
理ゲート列を適用したメモリシステムを提供でき
る。
力減少して、電力消費の問題を十分に減少した論
理ゲート列を適用したメモリシステムを提供でき
る。
具体的には、エラー訂正時期のみに動作するエ
ラー訂正回路により、消費電力を減少させた。
又、エラー訂正時期のみに電源が供給されるエラ
ー訂正回路により、消費電力を減少させた。
ラー訂正回路により、消費電力を減少させた。
又、エラー訂正時期のみに電源が供給されるエラ
ー訂正回路により、消費電力を減少させた。
これにより、膨大なゲートから成る論理回路を
1つの半導体チツプ上に集積することが可能にな
つた。
1つの半導体チツプ上に集積することが可能にな
つた。
第1図は本発明のメモリシステムの構成図、第
2図は第1図のメモリシステムでリードサイクル
中に発生する種々の信号のタイミングチヤート、
第3図は第1図のシステムのイネーブル部とエラ
ー訂正部の詳細な回路図、第4図は第1図のシス
テムの制御部の詳細な論理図、第5図は第1図の
システムで消費される電力を示す図、第6図は第
1図のシステムでイネーブル部とエラー訂正部の
他の実施例を示す詳細な回路図、第7図は第1図
のシステムでイネーブル部とエラー訂正部の更に
他の実施例を示す詳細な回路図、第8図は第7図
の回路の動作を示すタイミングチヤート、第9図
は第7図のORゲートの実施例を示す回路図であ
る。 図中、10……入力キユー、11……制御部、
12……ダイナミツクRAM、13……レジス
タ、14……チエツクビツト・ジエネレータ、1
5……比較器、16……電源イネーブル部、17
……エラー訂正部、18……出力キユー、20〜
28……バス、30〜36……導体である。
2図は第1図のメモリシステムでリードサイクル
中に発生する種々の信号のタイミングチヤート、
第3図は第1図のシステムのイネーブル部とエラ
ー訂正部の詳細な回路図、第4図は第1図のシス
テムの制御部の詳細な論理図、第5図は第1図の
システムで消費される電力を示す図、第6図は第
1図のシステムでイネーブル部とエラー訂正部の
他の実施例を示す詳細な回路図、第7図は第1図
のシステムでイネーブル部とエラー訂正部の更に
他の実施例を示す詳細な回路図、第8図は第7図
の回路の動作を示すタイミングチヤート、第9図
は第7図のORゲートの実施例を示す回路図であ
る。 図中、10……入力キユー、11……制御部、
12……ダイナミツクRAM、13……レジス
タ、14……チエツクビツト・ジエネレータ、1
5……比較器、16……電源イネーブル部、17
……エラー訂正部、18……出力キユー、20〜
28……バス、30〜36……導体である。
Claims (1)
- 【特許請求の範囲】 1 リードサイクル中にアドレスを受け取り、該
アドレスのデータビツトとチエツクビツトとを読
み出す格納手段と、 前記格納手段と接続して、前記チエツクビツト
に起因する入力信号を受け取り、該入力信号から
前記データビツトのエラーを訂正する複数のミン
タームを生成する低DC電力の論理回路とから成
るエラー訂正可能なメモリシステムであつて、 前記論理回路は、 前記入力信号を選択的にデコードして一定の電
力消費電流を通すことにより、それぞれが前記ミ
ンタームを生成する複数の論理ゲートと、 前記リードサイクルのごく一部の間だけ第1の
状態で、他の場合は第2の状態である制御信号を
生成する制御手段と、 前記制御手段と前記論理ゲートとに接続され
て、前記制御信号が前記第1の状態の間にのみ、
前記ゲートを通して前記一定電流を流して、前記
選択的デコード処理を可能にするイネーブル手段
とを備えることを特徴とするメモリシステム。 2 論理ゲートは入力信号が所定電圧で受け取ら
れた場合にのみ前記一定電流を流し、イネーブル
手段は制御信号の第2の状態に応答して、受け取
る前記入力信号を前記所定電圧外にすることを特
徴とする特許請求の範囲第1項記載のメモリシス
テム。 3 論理ゲートはコモンバスより一定の電流を受
け、イネーブル手段は論理信号の第2の状態に応
答して、前記論理ゲートから前記コモンバスを切
り離すことを特徴とする特許請求の範囲第1項記
載のメモリシステム。 4 制御手段は、格納手段により読み出されたデ
ータビツトから作成された新しいチエツクビツト
と、読み出されたチエツクビツトとが等しいリー
ドサイク中は、制御信号を第2の状態にすること
を特徴とする特許請求の範囲第1項記載のメモリ
システム。 5 制御手段は、格納部にデータビツトを書き込
むライトサイクル中には、制御信号を第2の状態
にすることを特徴とする特許請求の範囲第1項記
載のメモリシステム。 6 論理回路は、ミンタームを互いに選択的に論
理和するための複数のORゲートを含むことを特
徴とする特許請求の範囲第1項記載のメモリシス
テム。 7 論理回路は、1つの半導体チツプ上に集積さ
れていることを特徴とする特許請求の範囲第1項
記載のメモリシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/835,777 US4719627A (en) | 1986-03-03 | 1986-03-03 | Memory system employing a low DC power gate array for error correction |
US835777 | 1986-03-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62219400A JPS62219400A (ja) | 1987-09-26 |
JPH0416880B2 true JPH0416880B2 (ja) | 1992-03-25 |
Family
ID=25270434
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62045384A Granted JPS62219400A (ja) | 1986-03-03 | 1987-03-02 | メモリシステム |
Country Status (3)
Country | Link |
---|---|
US (1) | US4719627A (ja) |
EP (1) | EP0236052A3 (ja) |
JP (1) | JPS62219400A (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5587962A (en) * | 1987-12-23 | 1996-12-24 | Texas Instruments Incorporated | Memory circuit accommodating both serial and random access including an alternate address buffer register |
US5093807A (en) * | 1987-12-23 | 1992-03-03 | Texas Instruments Incorporated | Video frame storage system |
US5243703A (en) * | 1990-04-18 | 1993-09-07 | Rambus, Inc. | Apparatus for synchronously generating clock signals in a data processing system |
IL96808A (en) * | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
DE4142651A1 (de) * | 1991-12-21 | 1993-07-01 | Philips Broadcast Television S | Schaltung zur h-ablenkung fuer fernsehbild-wiedergabegeraete |
US6501817B2 (en) * | 2000-08-25 | 2002-12-31 | United Memories, Inc. | Area efficient redundancy multiplexer circuit technique for integrated circuit devices providing significantly reduced parasitic capacitance |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4842364A (ja) * | 1971-09-30 | 1973-06-20 | ||
JPS58182184A (ja) * | 1982-04-17 | 1983-10-25 | Fujitsu Ltd | デコ−ダ回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2455178C2 (de) * | 1974-11-21 | 1982-12-23 | Siemens AG, 1000 Berlin und 8000 München | Integrierte, programmierbare Logikanordnung |
JPS6051749B2 (ja) * | 1979-08-31 | 1985-11-15 | 富士通株式会社 | エラ−訂正方式 |
US4456996A (en) * | 1981-12-02 | 1984-06-26 | Bell Telephone Laboratories, Incorporated | Parallel/series error correction circuit |
JPS5897922A (ja) * | 1981-12-07 | 1983-06-10 | Toshiba Corp | 論理積和回路 |
JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
CA1184308A (en) * | 1982-06-22 | 1985-03-19 | Robert D. Bannon | True single error correction system |
JPS59125125A (ja) * | 1982-12-30 | 1984-07-19 | Fujitsu Ltd | プログラマブル・ロジツク・アレイ |
NL8303765A (nl) * | 1983-11-02 | 1985-06-03 | Philips Nv | Dataverwerkend systeem waarbij in het geheugen onbetrouwbare woorden zijn vervangen door een onbetrouwbaarheidsindicator. |
US4593393A (en) * | 1984-02-06 | 1986-06-03 | Motorola, Inc. | Quasi parallel cyclic redundancy checker |
DE3473365D1 (en) * | 1984-05-26 | 1988-09-15 | Honeywell Bull Spa | Single error correction circuit for system memory |
-
1986
- 1986-03-03 US US06/835,777 patent/US4719627A/en not_active Expired - Lifetime
-
1987
- 1987-02-24 EP EP87301602A patent/EP0236052A3/en not_active Withdrawn
- 1987-03-02 JP JP62045384A patent/JPS62219400A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4842364A (ja) * | 1971-09-30 | 1973-06-20 | ||
JPS58182184A (ja) * | 1982-04-17 | 1983-10-25 | Fujitsu Ltd | デコ−ダ回路 |
Also Published As
Publication number | Publication date |
---|---|
EP0236052A3 (en) | 1989-03-29 |
JPS62219400A (ja) | 1987-09-26 |
EP0236052A2 (en) | 1987-09-09 |
US4719627A (en) | 1988-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9082505B2 (en) | Method for triggering a delay-locked loop (DLL) update operation or an impedance calibration operation in a dynamic random access memory device | |
US5694406A (en) | Parallel associative processor formed from modified dram | |
US6901020B2 (en) | Integrated charge sensing scheme for resistive memories | |
US7263017B2 (en) | AC sensing for a resistive memory | |
JPH0660648A (ja) | パルス信号発生回路および半導体記憶装置 | |
US5436865A (en) | Output circuit for semiconductor memory device realizing extended data output upon inactivation of CAS signal | |
CN115565577B (zh) | 一种信号生成电路、方法及半导体存储器 | |
JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
JPH03147152A (ja) | メモリ・システム | |
JPH04344387A (ja) | 素子温度に応じたリフレッシュ動作を実行するためのリフレッシュ要請信号発生装置を用いた半導体メモリー装置 | |
JP4509995B2 (ja) | 空間的に符号化されたデータ格納を具備するメモリ | |
US6005824A (en) | Inherently compensated clocking circuit for dynamic random access memory | |
JPH06119796A (ja) | 欠陥メモリセル救済用デコーダ | |
JPH0416880B2 (ja) | ||
JPH07211077A (ja) | 半導体記憶装置 | |
JPH10228775A (ja) | 3つの論理状態を記憶できるラムセル | |
WO1996028825A1 (fr) | Memoire a semi-conducteur | |
JPH0416879B2 (ja) | ||
JP2007052596A (ja) | ソフトエラー検出回路 | |
JP2546161B2 (ja) | ダイナミック型メモリ装置 | |
US6288573B1 (en) | Semiconductor device capable of operating fast with a low voltage and reducing power consumption during standby | |
US4800552A (en) | Semiconductor memory device with reset signal generating circuit | |
JPH01241089A (ja) | スタティック型ランダムアクセスメモリ | |
JPH11250670A (ja) | 半導体記憶装置 | |
JP3204575B2 (ja) | リセット回路およびこれを含む集積回路 |