JPH06231578A - ダイナミック型デコーダ - Google Patents
ダイナミック型デコーダInfo
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- JPH06231578A JPH06231578A JP1715593A JP1715593A JPH06231578A JP H06231578 A JPH06231578 A JP H06231578A JP 1715593 A JP1715593 A JP 1715593A JP 1715593 A JP1715593 A JP 1715593A JP H06231578 A JPH06231578 A JP H06231578A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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- G—PHYSICS
- G11—INFORMATION STORAGE
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Abstract
(57)【要約】 （修正有）
【目的】低周波動作時においても適用することができ広
い周波数範囲における動作を可能にする。 【構成】クロック信号Ｃ１に同期化された入力信号Ｇ１
〜Ｇ６をゲート入力し、クロック信号Ｃ１によりデコー
ダ出力線Ｏ１〜Ｏ４を第１の電位にプリチャージし、ク
ロック信号Ｃ２によりＮチャネルＭＯＳトランジスタ１
１１〜１１５、１２１〜１２５、１３１〜１３６および
１４１〜１４５を選択的に活性化して、デコーダ出力線
Ｏ１〜Ｏ４を選択的に第２の電位に設定し、クロック信
号Ｃ２によりデコーダ出力線Ｏ１〜Ｏ４の電位をラッチ
するダイナミック型デコーダにおいて、クロック信号Ｃ
２により活性化されるＰチャネルＭＯＳトランジスタ２
５と、ＭＯＳトランジスタ２５より出力される制御信号
を受けて、デコーダ出力線Ｏ１〜Ｏ４の電位をラッチす
るためのラッチ信号を制御する手段とを備えている。
い周波数範囲における動作を可能にする。 【構成】クロック信号Ｃ１に同期化された入力信号Ｇ１
〜Ｇ６をゲート入力し、クロック信号Ｃ１によりデコー
ダ出力線Ｏ１〜Ｏ４を第１の電位にプリチャージし、ク
ロック信号Ｃ２によりＮチャネルＭＯＳトランジスタ１
１１〜１１５、１２１〜１２５、１３１〜１３６および
１４１〜１４５を選択的に活性化して、デコーダ出力線
Ｏ１〜Ｏ４を選択的に第２の電位に設定し、クロック信
号Ｃ２によりデコーダ出力線Ｏ１〜Ｏ４の電位をラッチ
するダイナミック型デコーダにおいて、クロック信号Ｃ
２により活性化されるＰチャネルＭＯＳトランジスタ２
５と、ＭＯＳトランジスタ２５より出力される制御信号
を受けて、デコーダ出力線Ｏ１〜Ｏ４の電位をラッチす
るためのラッチ信号を制御する手段とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はダイナミック型デコーダ
に関する。
に関する。
【０００２】
【従来の技術】一般に、エンコードされた入力信号から
デコードされた出力信号を得るための回路はデコーダと
呼ばれており、その代表的な回路としては、ＲＯＭおよ
びＲＡＭなどのメモリに対応するアドレス・デコーダお
よびマイクロコンピュータの命令デコーダ等がある。例
えば、メモリのアドレス・デコーダにおいてアドレス入
力がＮビットである場合には、出力信号線の本数は最大
２N 本となり、これだけの数多くの種類の信号を生成す
ためのデコーダとしては、回路構成がかなり大規模にも
のとなるのが一般的である。通常、このデコーダをＣＭ
ＯＳ回路により実現した場合、スタテイック型と呼ばれ
る回路構成においては、ＮＡＮＤ回路およびＮＯＲ回路
等を用いるために特に回路規模が大きくなり易い。従っ
て、トランジスタ数を削減し回路規模を縮小するため
に、ダイナミック型と称する回路構成を採用する場合が
ある。
デコードされた出力信号を得るための回路はデコーダと
呼ばれており、その代表的な回路としては、ＲＯＭおよ
びＲＡＭなどのメモリに対応するアドレス・デコーダお
よびマイクロコンピュータの命令デコーダ等がある。例
えば、メモリのアドレス・デコーダにおいてアドレス入
力がＮビットである場合には、出力信号線の本数は最大
２N 本となり、これだけの数多くの種類の信号を生成す
ためのデコーダとしては、回路構成がかなり大規模にも
のとなるのが一般的である。通常、このデコーダをＣＭ
ＯＳ回路により実現した場合、スタテイック型と呼ばれ
る回路構成においては、ＮＡＮＤ回路およびＮＯＲ回路
等を用いるために特に回路規模が大きくなり易い。従っ
て、トランジスタ数を削減し回路規模を縮小するため
に、ダイナミック型と称する回路構成を採用する場合が
ある。
【０００３】図４は、従来のこの種のダイナミック型デ
コーダの１例を示す回路図であり、ＮチャネルＭＯＳト
ランジスタ１１１〜１１５、１２１〜１２５、１３１〜
１３５および１４１〜１４５と、ＰチャネルＭＯＳトラ
ンジスタ２１〜２４と、ラッチ回路３１〜３４と、イン
バータ５０５、５０６および６０とを備えて構成されて
いる。ラッチ回路３１は、クロックドインバータ３０１
および３０３およびインバータ３０２および３０４によ
り形成されており、ラッチ回路３２、３３および３４
も、このラッチ回路３１と全く同様の回路構成により形
成されている。また、図５（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）は、図４の従来例の動作を
示すタイミング図である。以下、図４および図５を参照
して、従来のダイナミック型デコーダの動作について説
明する。
コーダの１例を示す回路図であり、ＮチャネルＭＯＳト
ランジスタ１１１〜１１５、１２１〜１２５、１３１〜
１３５および１４１〜１４５と、ＰチャネルＭＯＳトラ
ンジスタ２１〜２４と、ラッチ回路３１〜３４と、イン
バータ５０５、５０６および６０とを備えて構成されて
いる。ラッチ回路３１は、クロックドインバータ３０１
および３０３およびインバータ３０２および３０４によ
り形成されており、ラッチ回路３２、３３および３４
も、このラッチ回路３１と全く同様の回路構成により形
成されている。また、図５（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）は、図４の従来例の動作を
示すタイミング図である。以下、図４および図５を参照
して、従来のダイナミック型デコーダの動作について説
明する。
【０００４】図４において、入力信号１１〜１６は、同
期化回路４０においてクロックＣ１に同期した信号Ｇ１
〜Ｇ６に変換されて出力され、それぞれ対応するＮチャ
ネルＭＯＳトランジスタ１１２〜１１５、１２２〜１２
５、１３２〜１３５および１４２〜１４５のゲートに入
力される。クロックＣ１が“１”レベルの時には、イン
バータ６０の出力レベルは“０”レベルとなり、Ｎチャ
ネルＭＯＳトランジスタ１１１、１２１、１３１および
１４１はオフの状態、ＰチャネルＭＯＳトランジスタ２
１〜２４はオンの状態となって、出力線Ｏ１〜Ｏ４のレ
ベルは、それぞれ“１”レベルに立ち上がる。即ち出力
線Ｏ１〜Ｏ４はプリチャージされる。また、クロックＣ
１が“１”レベルの時には、クロックＣ２は“０”レベ
ルであり、インバータ５０５の出力レベルは“１”レベ
ル、インバータ５０６の出力レベルは“０”レベルとな
り、これにより、ラッチ回路３１〜３４のラッチ信号Ｌ
１は“０”レベルとなり、またラッチ信号Ｌ１の反転信
号Ｌ２は“１”レベルとなる。従って、クロックドイン
バータ３０１は入力禁止状態となり、クロックドインバ
ータ３０３が入力許可状態となって、クロックドインバ
ータ３０３とインバータ３０２により保持回路が形成さ
れ、ラッチ回路３１〜３４の出力レベルは、以前のデー
タを保持したままの状態となっている。ここにおいて、
クロックＣ１が“１”レベルから“０”レベルに変化す
ると、インバータ６０の出力レブルは“０”レベルから
“１”レベルに変化し、ＮチャネルＭＯＳトランジスタ
１１１、１２１、１３１および１４１は共にオンの状態
となり、ＰチャネルＭＯＳトランジスタ２１〜２４はオ
フの状態となる。
期化回路４０においてクロックＣ１に同期した信号Ｇ１
〜Ｇ６に変換されて出力され、それぞれ対応するＮチャ
ネルＭＯＳトランジスタ１１２〜１１５、１２２〜１２
５、１３２〜１３５および１４２〜１４５のゲートに入
力される。クロックＣ１が“１”レベルの時には、イン
バータ６０の出力レベルは“０”レベルとなり、Ｎチャ
ネルＭＯＳトランジスタ１１１、１２１、１３１および
１４１はオフの状態、ＰチャネルＭＯＳトランジスタ２
１〜２４はオンの状態となって、出力線Ｏ１〜Ｏ４のレ
ベルは、それぞれ“１”レベルに立ち上がる。即ち出力
線Ｏ１〜Ｏ４はプリチャージされる。また、クロックＣ
１が“１”レベルの時には、クロックＣ２は“０”レベ
ルであり、インバータ５０５の出力レベルは“１”レベ
ル、インバータ５０６の出力レベルは“０”レベルとな
り、これにより、ラッチ回路３１〜３４のラッチ信号Ｌ
１は“０”レベルとなり、またラッチ信号Ｌ１の反転信
号Ｌ２は“１”レベルとなる。従って、クロックドイン
バータ３０１は入力禁止状態となり、クロックドインバ
ータ３０３が入力許可状態となって、クロックドインバ
ータ３０３とインバータ３０２により保持回路が形成さ
れ、ラッチ回路３１〜３４の出力レベルは、以前のデー
タを保持したままの状態となっている。ここにおいて、
クロックＣ１が“１”レベルから“０”レベルに変化す
ると、インバータ６０の出力レブルは“０”レベルから
“１”レベルに変化し、ＮチャネルＭＯＳトランジスタ
１１１、１２１、１３１および１４１は共にオンの状態
となり、ＰチャネルＭＯＳトランジスタ２１〜２４はオ
フの状態となる。
【０００５】以下において、クロックＣ１が“１”レベ
ルから“０”レベルに変化した時の動作を、Ｎチャネル
ＭＯＳトランジスタ１１１〜１１５とＰチャネルＭＯＳ
トランジスタ２１により構成されるデコーダ部を例にと
って説明する。同期化回路４０より出力される信号Ｇ１
〜Ｇ６の内、少なくとも信号Ｇ１、Ｇ３、Ｇ４およびＧ
５がそれぞれ“１”レベルであれば、ＮチャネルＭＯＳ
トランジスタ１１１〜１１５は全てオンの状態となっ
て、出力線Ｏ１にプリチャージされた電荷は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５を介して接地点に
流れる。従って、出力線Ｏ１のレベルは“１”レベルか
ら“０”レベルに変化する（選択状態）。仮に、信号Ｇ
１、Ｇ３、Ｇ４およびＧ５の内に一つでも“０”レベル
の信号がある場合には、出力線Ｏ１から接地点に至る経
路は遮断された状態となる。クロックＣ１が“０”レベ
ルの時には、ＰチャネルＭＯＳトランジスタ２１もオフ
の状態になっているため、電源ＶDDに対する経路も遮断
されている状態となっており、直前のクロックＣ１が
“１”レベルの状態で、出力線Ｃ１は“１”レベルにプ
リチャージされており、このレベルはラッチ回路３１の
入力部のクロックドインバータ３０１のゲート部に容量
成分により保持されているために、出力線Ｏ１は“１”
レベルのままの状態となっている（非選択状態）。同様
に、この考え方は他のデコーダ部（出力線Ｏ２〜Ｏ４に
相当）に対しても適用される。
ルから“０”レベルに変化した時の動作を、Ｎチャネル
ＭＯＳトランジスタ１１１〜１１５とＰチャネルＭＯＳ
トランジスタ２１により構成されるデコーダ部を例にと
って説明する。同期化回路４０より出力される信号Ｇ１
〜Ｇ６の内、少なくとも信号Ｇ１、Ｇ３、Ｇ４およびＧ
５がそれぞれ“１”レベルであれば、ＮチャネルＭＯＳ
トランジスタ１１１〜１１５は全てオンの状態となっ
て、出力線Ｏ１にプリチャージされた電荷は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５を介して接地点に
流れる。従って、出力線Ｏ１のレベルは“１”レベルか
ら“０”レベルに変化する（選択状態）。仮に、信号Ｇ
１、Ｇ３、Ｇ４およびＧ５の内に一つでも“０”レベル
の信号がある場合には、出力線Ｏ１から接地点に至る経
路は遮断された状態となる。クロックＣ１が“０”レベ
ルの時には、ＰチャネルＭＯＳトランジスタ２１もオフ
の状態になっているため、電源ＶDDに対する経路も遮断
されている状態となっており、直前のクロックＣ１が
“１”レベルの状態で、出力線Ｃ１は“１”レベルにプ
リチャージされており、このレベルはラッチ回路３１の
入力部のクロックドインバータ３０１のゲート部に容量
成分により保持されているために、出力線Ｏ１は“１”
レベルのままの状態となっている（非選択状態）。同様
に、この考え方は他のデコーダ部（出力線Ｏ２〜Ｏ４に
相当）に対しても適用される。
【０００６】次に、クロックＣ２が“０”レベルから
“１”レベルに変化すると、インバータ５０５の出力は
“０”レベル、インバータ５０６の出力は“１”レベル
となるため、ラッチ回路３１〜３４のラッチ式信号Ｌ1
は“１”レベルとなり、その反転信号Ｌ2 は“０”レベ
ルとなって、クロックドインバータ３０１は入力許可状
態、クロックドインバータ３０３が入力禁止状態とな
り、出力線Ｏ１〜Ｏ４からクロックドインバータ３０
１、インバータ３０２および３０４を経由して、ラッチ
回路３１〜３４の出力Ｄ１〜Ｄ４のレベルが確定され
る。出力Ｄ１〜Ｄ４は、選択状態においては“１”レベ
ルとなり、また非選択状態においては“０”レベルとな
る。図４に示される従来例の場合には、出力Ｄ１〜Ｄ４
に関する論理は下記のように表現される。なお、下記の
「＊」は論理積を表わしている。
“１”レベルに変化すると、インバータ５０５の出力は
“０”レベル、インバータ５０６の出力は“１”レベル
となるため、ラッチ回路３１〜３４のラッチ式信号Ｌ1
は“１”レベルとなり、その反転信号Ｌ2 は“０”レベ
ルとなって、クロックドインバータ３０１は入力許可状
態、クロックドインバータ３０３が入力禁止状態とな
り、出力線Ｏ１〜Ｏ４からクロックドインバータ３０
１、インバータ３０２および３０４を経由して、ラッチ
回路３１〜３４の出力Ｄ１〜Ｄ４のレベルが確定され
る。出力Ｄ１〜Ｄ４は、選択状態においては“１”レベ
ルとなり、また非選択状態においては“０”レベルとな
る。図４に示される従来例の場合には、出力Ｄ１〜Ｄ４
に関する論理は下記のように表現される。なお、下記の
「＊」は論理積を表わしている。
【０００７】Ｄ１＝Ｇ１＊Ｇ３＊Ｇ４＊Ｇ５ Ｄ２＝Ｇ３＊Ｇ３＊Ｇ５＊Ｇ６ Ｄ３＝Ｇ２＊Ｇ４＊Ｇ５＊Ｇ６ Ｄ４＝Ｇ１＊Ｇ２＊Ｇ４＊Ｇ６ 以上は、ダイナミック型デコーダの１例であるが、これ
をスタティック型デコーダにより実現しようとすると、
ＣＭＯＳのＮＡＮＤ回路構成となり、ＰチャネルＭＯＳ
トランジスタとしては、ＮチャネルＭＯＳトランジスタ
の数と同数必要となり、同様の機能を実現するために、
より多くのトランジスタが必要となる。図４に示される
ダイナミック型の回路構成を用いることにより、論理は
ＮチャネルＭＯＳトランジスタのみにより構成すること
が可能となり、これにより、大幅に回路素子数を削減す
ることができる。
をスタティック型デコーダにより実現しようとすると、
ＣＭＯＳのＮＡＮＤ回路構成となり、ＰチャネルＭＯＳ
トランジスタとしては、ＮチャネルＭＯＳトランジスタ
の数と同数必要となり、同様の機能を実現するために、
より多くのトランジスタが必要となる。図４に示される
ダイナミック型の回路構成を用いることにより、論理は
ＮチャネルＭＯＳトランジスタのみにより構成すること
が可能となり、これにより、大幅に回路素子数を削減す
ることができる。
【０００８】
【発明が解決しようとする課題】上述した従来のダイナ
ミック型デコーダにおいては、出力線にプリチャージさ
れた電荷を、デコードの論理が成立した時点（選択状態
の時）においてのみ、ＮチャネルＭＯＳトランジスタに
より接地点に流す方法が用いられている。逆に、論理が
成立しない状態（非選択状態の時）においては、出力線
にプリチャージされた電荷を保持する必要がある。従っ
て、動作周波数が低くなって、プリチャージの間隔が長
くなると、非選択状態において、本来は保持していなけ
ればならない電荷が、次のプリチャージまでの間にリー
クしてしまい、ラッチ回路に選択状態の値が取込まれて
しまうという欠点がある。
ミック型デコーダにおいては、出力線にプリチャージさ
れた電荷を、デコードの論理が成立した時点（選択状態
の時）においてのみ、ＮチャネルＭＯＳトランジスタに
より接地点に流す方法が用いられている。逆に、論理が
成立しない状態（非選択状態の時）においては、出力線
にプリチャージされた電荷を保持する必要がある。従っ
て、動作周波数が低くなって、プリチャージの間隔が長
くなると、非選択状態において、本来は保持していなけ
ればならない電荷が、次のプリチャージまでの間にリー
クしてしまい、ラッチ回路に選択状態の値が取込まれて
しまうという欠点がある。
【０００９】この対策として、低周波動作を考慮する場
合においては、通常のＣＭＯＳ構成のスタティック型デ
コーダにより同様の機能を実現することが必要となる
が、前述のように、スタティック型デコーダを用いる
と、トランジスタ数が増加し、回路規模が大きくなって
ＬＳＩチップ上の占有面積が増大するとともに、コスト
が高くなるという欠点がある。
合においては、通常のＣＭＯＳ構成のスタティック型デ
コーダにより同様の機能を実現することが必要となる
が、前述のように、スタティック型デコーダを用いる
と、トランジスタ数が増加し、回路規模が大きくなって
ＬＳＩチップ上の占有面積が増大するとともに、コスト
が高くなるという欠点がある。
【００１０】
【課題を解決するための手段】第１の発明のダイナミッ
ク型デコーダは、所定の第１のタイミング信号に同期化
された複数の入力信号をゲート入力し、セルアレイを構
成する複数のＮチャネルＭＯＳトランジスタと、前記セ
ルアレイに対応してプリチャージ用として機能する複数
のＰチャネルＭＯＳトランジスタと、前記複数のＰチャ
ネルＭＯＳトランジスタの各ドレインにそれぞれ接続さ
れる複数のデコーダ出力線と、所定のプリチャージの第
１のタイミング信号により前記複数のＰチャネルＭＯＳ
トランジスタを導通状態として前記複数のデコーダ出力
線を第１の電位にプリチャージし、前記第１のタイミン
グ信号と異なる位相の第２のタイミング信号により前記
複数のＮチャネルＭＯＳトランジスタを選択的に活性化
して、前記デコーダ出力線を選択的に第２の電位に設定
し、前記第２のタイミング信号により前記デコーダ出力
線の電位をラッチするダイナミック型デコーダにおい
て、ソースに電源電圧が供給され、ゲートに前記第２の
タイミング信号が入力されて、当該第２のタイミング信
号により活性化される第１のＰチャネルＭＯＳトランジ
スタと、ドレインが接地電位に接続され、ゲートに前記
第２のタイミング信号が入力される第１のＮチャネルＭ
ＯＳトランジスタと、ゲートに電源電圧が共通に供給さ
れ、前記第１のＰチャネルＭＯＳトランジスタと前記第
１のＮチャネルＭＯＳトランジスタとの間に直列接続さ
れる複数のＮチャネルＭＯＳトランジスタと、前記第１
のＰチャネルＭＯＳトランジスタのドレインより出力さ
れる制御信号を受けて、前記複数のデコーダ出力線の電
位をラッチするための前記ラッチ信号を制御する手段
と、を少なくとも備えて構成される。
ク型デコーダは、所定の第１のタイミング信号に同期化
された複数の入力信号をゲート入力し、セルアレイを構
成する複数のＮチャネルＭＯＳトランジスタと、前記セ
ルアレイに対応してプリチャージ用として機能する複数
のＰチャネルＭＯＳトランジスタと、前記複数のＰチャ
ネルＭＯＳトランジスタの各ドレインにそれぞれ接続さ
れる複数のデコーダ出力線と、所定のプリチャージの第
１のタイミング信号により前記複数のＰチャネルＭＯＳ
トランジスタを導通状態として前記複数のデコーダ出力
線を第１の電位にプリチャージし、前記第１のタイミン
グ信号と異なる位相の第２のタイミング信号により前記
複数のＮチャネルＭＯＳトランジスタを選択的に活性化
して、前記デコーダ出力線を選択的に第２の電位に設定
し、前記第２のタイミング信号により前記デコーダ出力
線の電位をラッチするダイナミック型デコーダにおい
て、ソースに電源電圧が供給され、ゲートに前記第２の
タイミング信号が入力されて、当該第２のタイミング信
号により活性化される第１のＰチャネルＭＯＳトランジ
スタと、ドレインが接地電位に接続され、ゲートに前記
第２のタイミング信号が入力される第１のＮチャネルＭ
ＯＳトランジスタと、ゲートに電源電圧が共通に供給さ
れ、前記第１のＰチャネルＭＯＳトランジスタと前記第
１のＮチャネルＭＯＳトランジスタとの間に直列接続さ
れる複数のＮチャネルＭＯＳトランジスタと、前記第１
のＰチャネルＭＯＳトランジスタのドレインより出力さ
れる制御信号を受けて、前記複数のデコーダ出力線の電
位をラッチするための前記ラッチ信号を制御する手段
と、を少なくとも備えて構成される。
【００１１】また、第２の発明のダイナミック型デコー
ダは、所定の第１のタイミング信号に同期化された複数
の入力信号をゲート入力し、セルアレイを構成する複数
のＮチャネルＭＯＳトランジスタと、前記セルアレイに
対応してプリチャージ用として機能する複数のＰチャネ
ルＭＯＳトランジスタと、前記複数のＰチャネルＭＯＳ
トランジスタの各ドレインにそれぞれ接続される複数の
デコーダ出力線と、所定のプリチャージの第１のタイミ
ング信号により前記複数のＰチャネルＭＯＳトランジス
タを導通状態として前記複数のデコーダ出力線を第１の
電位にプリチャージし、前記第１のタイミング信号と異
なる位相の第２のタイミング信号により前記複数のＮチ
ャネルＭＯＳトランジスタを選択的に活性化して、前記
デコーダ出力線を選択的に第２の電位に設定し、前記第
２のタイミング信号により前記デコーダ出力線の電位を
ラッチするダイナミック型デコーダにおいて、ソースに
電源電圧が供給され、ゲートに前記第１のタイミング信
号の反転信号が入力されて、当該第１のタイミング信号
の反転信号により活性化される第１のＰチャネルＭＯＳ
トランジスタと、ドレインが接地電位に接続され、ゲー
トに前記第１のタイミング信号の反転信号が入力される
第１のＮチャネルＭＯＳトランジスタと、ゲートに前記
同期化された複数の入力信号がそれぞれ入力され、前記
第１のＰチャネルＭＯＳトランジスタと前記第１のＮチ
ャネルＭＯＳトランジスタとの間に直列接続される複数
のＮチャネルＭＯＳデプレション型トランジスタと、前
記第１のＰチャネルＭＯＳトランジスタのドレインより
出力される制御信号を受けて、前記複数のデコーダ出力
線の電位をラッチするための前記ラッチ信号を制御する
手段と、を少なくとも備えて構成される。
ダは、所定の第１のタイミング信号に同期化された複数
の入力信号をゲート入力し、セルアレイを構成する複数
のＮチャネルＭＯＳトランジスタと、前記セルアレイに
対応してプリチャージ用として機能する複数のＰチャネ
ルＭＯＳトランジスタと、前記複数のＰチャネルＭＯＳ
トランジスタの各ドレインにそれぞれ接続される複数の
デコーダ出力線と、所定のプリチャージの第１のタイミ
ング信号により前記複数のＰチャネルＭＯＳトランジス
タを導通状態として前記複数のデコーダ出力線を第１の
電位にプリチャージし、前記第１のタイミング信号と異
なる位相の第２のタイミング信号により前記複数のＮチ
ャネルＭＯＳトランジスタを選択的に活性化して、前記
デコーダ出力線を選択的に第２の電位に設定し、前記第
２のタイミング信号により前記デコーダ出力線の電位を
ラッチするダイナミック型デコーダにおいて、ソースに
電源電圧が供給され、ゲートに前記第１のタイミング信
号の反転信号が入力されて、当該第１のタイミング信号
の反転信号により活性化される第１のＰチャネルＭＯＳ
トランジスタと、ドレインが接地電位に接続され、ゲー
トに前記第１のタイミング信号の反転信号が入力される
第１のＮチャネルＭＯＳトランジスタと、ゲートに前記
同期化された複数の入力信号がそれぞれ入力され、前記
第１のＰチャネルＭＯＳトランジスタと前記第１のＮチ
ャネルＭＯＳトランジスタとの間に直列接続される複数
のＮチャネルＭＯＳデプレション型トランジスタと、前
記第１のＰチャネルＭＯＳトランジスタのドレインより
出力される制御信号を受けて、前記複数のデコーダ出力
線の電位をラッチするための前記ラッチ信号を制御する
手段と、を少なくとも備えて構成される。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５、１２１〜１２
５、１３１〜１３５、１４１〜１４５および１５１〜１
５７と、ＰチャネルＭＯＳトランジスタ２１〜２５と、
ラッチ回路３１〜３４と、ラッチ信号生成回路５０と、
インバータ６０とを備えて構成される。ラッチ回路３１
〜３４は、クロックドインバータ３０１および３０３
と、インバータ３０２および３０４により形成されてお
り、ラッチ信号生成回路５０は、インバータ５０１、５
０４、５０５および５０６と、ＮＯＲ回路５０２および
５０３により形成されている。インバータ５０４と、Ｎ
ＯＲ回路５０２および５０３によりＤフリップフロップ
が形成され、インバータ５０１の出力ＳＥＮＳＥは、こ
のＤフリップフロップに対するリセット入力となってい
る。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、図１の第１の
実施例の動作を示すタイミング図である。以下、図１お
よび図２を参照して、本実施例の動作について説明す
る。
である。図１に示されるように、本実施例は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５、１２１〜１２
５、１３１〜１３５、１４１〜１４５および１５１〜１
５７と、ＰチャネルＭＯＳトランジスタ２１〜２５と、
ラッチ回路３１〜３４と、ラッチ信号生成回路５０と、
インバータ６０とを備えて構成される。ラッチ回路３１
〜３４は、クロックドインバータ３０１および３０３
と、インバータ３０２および３０４により形成されてお
り、ラッチ信号生成回路５０は、インバータ５０１、５
０４、５０５および５０６と、ＮＯＲ回路５０２および
５０３により形成されている。インバータ５０４と、Ｎ
ＯＲ回路５０２および５０３によりＤフリップフロップ
が形成され、インバータ５０１の出力ＳＥＮＳＥは、こ
のＤフリップフロップに対するリセット入力となってい
る。また、図２（ａ）、（ｂ）、（ｃ）、（ｄ）、
（ｅ）、（ｆ）、（ｇ）および（ｈ）は、図１の第１の
実施例の動作を示すタイミング図である。以下、図１お
よび図２を参照して、本実施例の動作について説明す
る。
【００１４】図１において、入力信号１１〜１６は、同
期化回路４０においてクロックＣ１に同期した信号Ｇ１
〜Ｇ６に変換されて出力され、それぞれ対応するＮチャ
ネルＭＯＳトランジスタ１１２〜１１５、１２２〜１２
５、１３２〜１３５および１４２〜１４５のゲートに入
力される。クロックＣ１が“１”レベルの時には、イン
バータ６０の出力レベルは“０”レベルとなり、Ｎチャ
ネルＭＯＳトランジスタ１１１、１２１、１３１および
１４１はオフの状態、ＰチャネルＭＯＳトランジスタ２
１〜２４はオンの状態となって、出力線Ｏ１〜Ｏ４のレ
ベルは、それぞれ“１”レベルに立ち上がる。即ち出力
線Ｏ１〜Ｏ４はプリチャージされる。また、クロックＣ
１が“１”レベルの時には、クロックＣ２は“０”レベ
ルであるため、ＮチャネルＭＯＳトランジスタ１５１は
オフの状態、ＰチャネルＭＯＳトランジスタ２５はオン
の状態となり、出力線ＯＳもプリチャージ状態となる。
この時にはインバータ５０１の出力ＳＥＮＳＥは“０”
レベルであり、ＮＯＲ回路５０２の出力に対しては何等
の影響をも与えない。また、クロックＣ２が“０”レベ
ルの場合には、ラッチ信号生成回路５０の内部のインバ
ータ５０５の出力は“１”レベルとなり、インバータ５
０６の出力が“０”レベルとなるため、ラッチ回路３１
〜３４のラッチ信号Ｌ1 は“０”レベルとなり、その反
転信号Ｌ2 は“１”レベルとなって、クロックドインバ
ータ３０３とインバータ３０２によりデータ保持回路が
形成され、ラッチ回路３１〜３４の出力は以前のデータ
を保持したままの状態に維持される。
期化回路４０においてクロックＣ１に同期した信号Ｇ１
〜Ｇ６に変換されて出力され、それぞれ対応するＮチャ
ネルＭＯＳトランジスタ１１２〜１１５、１２２〜１２
５、１３２〜１３５および１４２〜１４５のゲートに入
力される。クロックＣ１が“１”レベルの時には、イン
バータ６０の出力レベルは“０”レベルとなり、Ｎチャ
ネルＭＯＳトランジスタ１１１、１２１、１３１および
１４１はオフの状態、ＰチャネルＭＯＳトランジスタ２
１〜２４はオンの状態となって、出力線Ｏ１〜Ｏ４のレ
ベルは、それぞれ“１”レベルに立ち上がる。即ち出力
線Ｏ１〜Ｏ４はプリチャージされる。また、クロックＣ
１が“１”レベルの時には、クロックＣ２は“０”レベ
ルであるため、ＮチャネルＭＯＳトランジスタ１５１は
オフの状態、ＰチャネルＭＯＳトランジスタ２５はオン
の状態となり、出力線ＯＳもプリチャージ状態となる。
この時にはインバータ５０１の出力ＳＥＮＳＥは“０”
レベルであり、ＮＯＲ回路５０２の出力に対しては何等
の影響をも与えない。また、クロックＣ２が“０”レベ
ルの場合には、ラッチ信号生成回路５０の内部のインバ
ータ５０５の出力は“１”レベルとなり、インバータ５
０６の出力が“０”レベルとなるため、ラッチ回路３１
〜３４のラッチ信号Ｌ1 は“０”レベルとなり、その反
転信号Ｌ2 は“１”レベルとなって、クロックドインバ
ータ３０３とインバータ３０２によりデータ保持回路が
形成され、ラッチ回路３１〜３４の出力は以前のデータ
を保持したままの状態に維持される。
【００１５】クロックＣ１が“１”レベルから“０”レ
ベルに変化すると、インバータ６０の出力は“０”レベ
ルから“１”レベルに変化し、ＮチャネルＭＯＳトラン
ジスタＮチャネルＭＯＳトランジスタ１１１、１２１、
１３１および１４１はオンの状態、ＰチャネルＭＯＳト
ランジスタ２１〜２４はオフの状態となる。
ベルに変化すると、インバータ６０の出力は“０”レベ
ルから“１”レベルに変化し、ＮチャネルＭＯＳトラン
ジスタＮチャネルＭＯＳトランジスタ１１１、１２１、
１３１および１４１はオンの状態、ＰチャネルＭＯＳト
ランジスタ２１〜２４はオフの状態となる。
【００１６】以下において、クロックＣ１が“１”レベ
ルから“０”レベルに変化した時の動作を、Ｎチャネル
ＭＯＳトランジスタ１１１〜１１５とＰチャネルＭＯＳ
トランジスタ２１により構成されるデコーダ部を例にと
って説明する。同期化回路４０より出力される信号Ｇ１
〜Ｇ６の内、少なくとも信号Ｇ１、Ｇ３、Ｇ４およびＧ
５がそれぞれ“１”レベルであれば、ＮチャネルＭＯＳ
トランジスタ１１１〜１１５は全てオンの状態となっ
て、出力線Ｏ１にプリチャージされた電荷は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５を介して接地点に
流れる。従って、出力線Ｏ１のレベルは“１”レベルか
ら“０”レベルに変化する（選択状態）。仮に、信号Ｇ
１、Ｇ３、Ｇ４およびＧ５の内に一つでも“０”レベル
の信号がある場合には、出力線Ｏ１から接地点に至る経
路は遮断された状態となる。クロックＣ１が“０”レベ
ルの時には、ＰチャネルＭＯＳトランジスタ２１もオフ
の状態になっているため、電源ＶDDに対する経路も遮断
されている状態となっており、直前のクロックＣ１が
“１”レベルの状態で、出力線Ｃ１は“１”レベルにプ
リチャージされており、このレベルはラッチ回路３１の
入力部のクロックドインバータ３０１のゲート部に容量
成分により保持されているために、出力線Ｏ１は“１”
レベルのままの状態となっている（非選択状態）。同様
に、この考え方は他のデコーダ部（出力線Ｏ２〜Ｏ４に
相当）に対しても適用される。
ルから“０”レベルに変化した時の動作を、Ｎチャネル
ＭＯＳトランジスタ１１１〜１１５とＰチャネルＭＯＳ
トランジスタ２１により構成されるデコーダ部を例にと
って説明する。同期化回路４０より出力される信号Ｇ１
〜Ｇ６の内、少なくとも信号Ｇ１、Ｇ３、Ｇ４およびＧ
５がそれぞれ“１”レベルであれば、ＮチャネルＭＯＳ
トランジスタ１１１〜１１５は全てオンの状態となっ
て、出力線Ｏ１にプリチャージされた電荷は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５を介して接地点に
流れる。従って、出力線Ｏ１のレベルは“１”レベルか
ら“０”レベルに変化する（選択状態）。仮に、信号Ｇ
１、Ｇ３、Ｇ４およびＧ５の内に一つでも“０”レベル
の信号がある場合には、出力線Ｏ１から接地点に至る経
路は遮断された状態となる。クロックＣ１が“０”レベ
ルの時には、ＰチャネルＭＯＳトランジスタ２１もオフ
の状態になっているため、電源ＶDDに対する経路も遮断
されている状態となっており、直前のクロックＣ１が
“１”レベルの状態で、出力線Ｃ１は“１”レベルにプ
リチャージされており、このレベルはラッチ回路３１の
入力部のクロックドインバータ３０１のゲート部に容量
成分により保持されているために、出力線Ｏ１は“１”
レベルのままの状態となっている（非選択状態）。同様
に、この考え方は他のデコーダ部（出力線Ｏ２〜Ｏ４に
相当）に対しても適用される。
【００１７】次に、クロックＣ２が“０”レベルから
“１”レベルに変化すると、ラッチ信号生成回路５０内
のインバータ５０５の出力は“０”レベル、インバータ
５０６の出力は“１”レベルとなるため、ラッチ回路３
１〜３４のラッチ式信号Ｌ1 は“１”レベルとなり、そ
の反転信号Ｌ2 は“０”レベルとなって、クロックドイ
ンバータ３０１は入力許可状態、クロックドインバータ
３０３が入力禁止状態となり、出力線Ｏ１〜Ｏ４からク
ロックドインバータ３０１、インバータ３０２および３
０４を経由して、ラッチ回路３１〜３４の出力Ｄ１〜Ｄ
４のレベルが変化する。更に、クロックＣ２が“０”レ
ベルから“１”レベルに変化すると、ＮチャネルＭＯＳ
トランジスタ１５１はオンの状態、ＰチャネルＭＯＴＳ
トランジスタ２５はオフの状態となる。ＮチャネルＭＯ
Ｓトランジスタ１５２〜１５７のゲートには電源ＶDDが
接続されているため、コこれらのトランジスタは常時オ
ンの状態にある。従って、ＮチャネルＭＯＳトランジス
タ１５１〜１５が全てオンの状態となって、出力線にプ
リチャージされた電荷は、ＮチャネルＭＯＳトランジス
タ１５１〜１５７を介して接地点に流れる。従って、出
力線ＯＳのレベルは、“１”レベルから“０”レベルに
変化する。出力線ＯＳが“０”レベルになると、インバ
ータ５０１の出力信号ＳＥＮＳＥは“１”レベルにな
り、ＮＯＲ回路５０２の出力は“０”レベルに変化す
る。これにより、インバータ５０５の出力は“１”レベ
ル、インバータ５０６の出力は“０”レベルとなり、ラ
ッチ回路３１〜３４のラッチ信号Ｌ1 が“０”レベル、
その反転信号Ｌ2 が“１”レベルとなって、クロックド
インバータ３０１が入力禁止状態、クロックドインバー
タ３０３が入力許可状態となり、出力線Ｏ１〜Ｏ４から
ラッチ回路３１〜３４に対する入力が禁止され、この時
点においてラッチ回路３１〜３４の出力Ｄ１〜Ｄ４のレ
ベルが確定される。
“１”レベルに変化すると、ラッチ信号生成回路５０内
のインバータ５０５の出力は“０”レベル、インバータ
５０６の出力は“１”レベルとなるため、ラッチ回路３
１〜３４のラッチ式信号Ｌ1 は“１”レベルとなり、そ
の反転信号Ｌ2 は“０”レベルとなって、クロックドイ
ンバータ３０１は入力許可状態、クロックドインバータ
３０３が入力禁止状態となり、出力線Ｏ１〜Ｏ４からク
ロックドインバータ３０１、インバータ３０２および３
０４を経由して、ラッチ回路３１〜３４の出力Ｄ１〜Ｄ
４のレベルが変化する。更に、クロックＣ２が“０”レ
ベルから“１”レベルに変化すると、ＮチャネルＭＯＳ
トランジスタ１５１はオンの状態、ＰチャネルＭＯＴＳ
トランジスタ２５はオフの状態となる。ＮチャネルＭＯ
Ｓトランジスタ１５２〜１５７のゲートには電源ＶDDが
接続されているため、コこれらのトランジスタは常時オ
ンの状態にある。従って、ＮチャネルＭＯＳトランジス
タ１５１〜１５が全てオンの状態となって、出力線にプ
リチャージされた電荷は、ＮチャネルＭＯＳトランジス
タ１５１〜１５７を介して接地点に流れる。従って、出
力線ＯＳのレベルは、“１”レベルから“０”レベルに
変化する。出力線ＯＳが“０”レベルになると、インバ
ータ５０１の出力信号ＳＥＮＳＥは“１”レベルにな
り、ＮＯＲ回路５０２の出力は“０”レベルに変化す
る。これにより、インバータ５０５の出力は“１”レベ
ル、インバータ５０６の出力は“０”レベルとなり、ラ
ッチ回路３１〜３４のラッチ信号Ｌ1 が“０”レベル、
その反転信号Ｌ2 が“１”レベルとなって、クロックド
インバータ３０１が入力禁止状態、クロックドインバー
タ３０３が入力許可状態となり、出力線Ｏ１〜Ｏ４から
ラッチ回路３１〜３４に対する入力が禁止され、この時
点においてラッチ回路３１〜３４の出力Ｄ１〜Ｄ４のレ
ベルが確定される。
【００１８】図２に示されるタイミング図は、時に低周
波の場合、即ちクロックＣ１およびＣ２の時間幅が比較
的に長い場合を想定したタイミング図であり、このよう
な状態においては、クロックＣ１が“１”レベルから
“０”レベルに変化した時に、非選択状態において、プ
リチャージされた出力線Ｏ１〜Ｏ４に本来保持されてい
なければならない筈の電荷が、次のプリチャージまでの
間に放電されてしまうという状態になる。この場合、若
しもラッチ回路３１〜３４のラッチ信号Ｌ1 が、従来例
の場合のようにクロックＣ２と同一タイミングであれ
ば、ラッチ回路に選択状態の値が取込まれてしまい、誤
動作を生じる惧れがある。しかし、本実施例において
は、ＮチャネルＭＯＳトランジスタ１５１〜１５７およ
びＰチャネルＭＯＳトランジスタ２５により形成される
ダミーのデコーダにより、出力確定に必要な時間が検出
され、ラッチ信号生成回路５０により本来のクロックＣ
２の幅よりも短い幅のラッチ信号Ｌ1 が生成され、これ
により非選択状態においてプリチャージされた電荷が放
電される前に、ラッチ回路の入力を閉路することができ
るために誤動作を生じることはない。
波の場合、即ちクロックＣ１およびＣ２の時間幅が比較
的に長い場合を想定したタイミング図であり、このよう
な状態においては、クロックＣ１が“１”レベルから
“０”レベルに変化した時に、非選択状態において、プ
リチャージされた出力線Ｏ１〜Ｏ４に本来保持されてい
なければならない筈の電荷が、次のプリチャージまでの
間に放電されてしまうという状態になる。この場合、若
しもラッチ回路３１〜３４のラッチ信号Ｌ1 が、従来例
の場合のようにクロックＣ２と同一タイミングであれ
ば、ラッチ回路に選択状態の値が取込まれてしまい、誤
動作を生じる惧れがある。しかし、本実施例において
は、ＮチャネルＭＯＳトランジスタ１５１〜１５７およ
びＰチャネルＭＯＳトランジスタ２５により形成される
ダミーのデコーダにより、出力確定に必要な時間が検出
され、ラッチ信号生成回路５０により本来のクロックＣ
２の幅よりも短い幅のラッチ信号Ｌ1 が生成され、これ
により非選択状態においてプリチャージされた電荷が放
電される前に、ラッチ回路の入力を閉路することができ
るために誤動作を生じることはない。
【００１９】なお、ラッチ信号Ｌ1 が“１”レベルの期
間の時間幅は、ＮチャネルＭＯＳトランジスタ１５１〜
１５７の駆動能力により決定されるが、設計に当って
は、これらのＮチャネルＭＯＳトランジスタの駆動能力
を、他のＮチャネルＭＯＳトランジスタ１１２〜１１
５、１２２〜１２５、１３２〜１３５および１４２〜１
４５に比較して十分に小さくしておけばよい。こうする
ことにより、出力線ＯＳの“１”レベルから“０”レベ
ルへの変化は、他の出力線Ｏ１〜Ｏ４におけるレベル変
化に比較して遅くなり、ラッチ信号Ｌ1 は、出力線Ｏ１
〜Ｏ４の値が確定するために十分な時間幅をとることが
できる。また、ＮチャネルＭＯＳトランジスタ１５１〜
１５７の駆動能力を小さくすると、高周波の場合（クロ
ックＣ１およびＣ２の幅が短い場合）、出力線ＯＳのレ
ベルが十分に“０”レベルになる以前の段階において、
次のプリチャージ・タイミングであるクロックＣ２の
“１”レベルから“０”レベルへの変化が生じることも
考えられるが、この場合には、出力線ＯＳは常時“１”
レベルにあるものと見なされ、インバータ５０１の出力
信号ＳＥＮＳＥは常に“０”レベルとなり、ＮＯＲ回路
５０２に出力に対しては何等の影響も与えないために、
ラッチ信号Ｌ1 はクロックＣ２と等価になる。従って、
従来の高周波における動作と変わりなく、ＮチャネルＭ
ＯＳトランジスタ１５１〜１５７の駆動能力を小さくす
ることが、高周波動作に悪影響を及ぼすことはない。
間の時間幅は、ＮチャネルＭＯＳトランジスタ１５１〜
１５７の駆動能力により決定されるが、設計に当って
は、これらのＮチャネルＭＯＳトランジスタの駆動能力
を、他のＮチャネルＭＯＳトランジスタ１１２〜１１
５、１２２〜１２５、１３２〜１３５および１４２〜１
４５に比較して十分に小さくしておけばよい。こうする
ことにより、出力線ＯＳの“１”レベルから“０”レベ
ルへの変化は、他の出力線Ｏ１〜Ｏ４におけるレベル変
化に比較して遅くなり、ラッチ信号Ｌ1 は、出力線Ｏ１
〜Ｏ４の値が確定するために十分な時間幅をとることが
できる。また、ＮチャネルＭＯＳトランジスタ１５１〜
１５７の駆動能力を小さくすると、高周波の場合（クロ
ックＣ１およびＣ２の幅が短い場合）、出力線ＯＳのレ
ベルが十分に“０”レベルになる以前の段階において、
次のプリチャージ・タイミングであるクロックＣ２の
“１”レベルから“０”レベルへの変化が生じることも
考えられるが、この場合には、出力線ＯＳは常時“１”
レベルにあるものと見なされ、インバータ５０１の出力
信号ＳＥＮＳＥは常に“０”レベルとなり、ＮＯＲ回路
５０２に出力に対しては何等の影響も与えないために、
ラッチ信号Ｌ1 はクロックＣ２と等価になる。従って、
従来の高周波における動作と変わりなく、ＮチャネルＭ
ＯＳトランジスタ１５１〜１５７の駆動能力を小さくす
ることが、高周波動作に悪影響を及ぼすことはない。
【００２０】更に、ＮチャネルＭＯＳトランジスタ１５
１〜１５７およびＰチャネルＭＯＳトランジスタ２５に
より形成されるダミーのデコーダは、本来のデコーダ部
に対して同様の回路構成により付属する形となっている
ために、ＬＳＩチップ上に対応するレイアウトとして
は、僅かに１列分の規則的な形状を追加するみで済ませ
ることが可能であり、面積的にも殆ど影響を与えること
はない。
１〜１５７およびＰチャネルＭＯＳトランジスタ２５に
より形成されるダミーのデコーダは、本来のデコーダ部
に対して同様の回路構成により付属する形となっている
ために、ＬＳＩチップ上に対応するレイアウトとして
は、僅かに１列分の規則的な形状を追加するみで済ませ
ることが可能であり、面積的にも殆ど影響を与えること
はない。
【００２１】次に、本発明の第２の実施例について説明
する。
する。
【００２２】図３は本発明の第２の実施例を示す回路図
である。図３に示されるように、本実施例は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５、１２１〜１２
５、１３１〜１３５、１４１〜１４５、１５１および１
６２〜１６７と、ＰチャネルＭＯＳトランジスタ２１〜
２５と、ラッチ回路３１〜３４と、ラッチ信号生成回路
５０と、インバータ６０とを備えて構成される。また、
第１の実施例の場合と同様に、ラッチ回路３１〜３４
は、それぞれクロックドインバータ３０１および３０３
と、インバータ３０２および３０４により形成されてお
り、ラッチ信号生成回路５０は、インバータ５０１、５
０４、５０５および５０６と、ＮＯＲ回路５０２および
５０３により形成されている。インバータ５０４と、Ｎ
ＯＲ回路５０２および５０３によりＤフリップフロップ
が形成され、インバータ５０１の出力ＳＥＮＳＥは、こ
のＤフリップフロップに対するリセット入力となってい
る。本実施例の第１の実施例との相違点は、Ｐチャネル
ＭＯＳトランジスタ２５に対するゲート入力信号が異な
っており、インバータ６０の出力の代わりにクロックＣ
２が入力され、また、図１におけるＮチャネルＭＯＳト
ランジスタ１５２〜１５７が、本実施例においては、Ｎ
チャネルＭＯＳトランジスタ１６２〜１６７に変更され
て、それぞれのゲートには、それぞれ同期化回路４０の
出力信号Ｇ１〜Ｇ６が入力されていることである。な
お、ＮチャネルＭＯＳデプレション型トランジスタ１６
２〜１６７は、ゲート入力の“０”レベルまたは“１”
レベルの如何にかかわらず、常にオンの状態にあるため
に、動作上においては、ゲートが電源ＶDDに接続されて
常にオンの状態にある図１に示されるＮチャネルＭＯＳ
トランジスタ１５２〜１５７と等価である。
である。図３に示されるように、本実施例は、Ｎチャネ
ルＭＯＳトランジスタ１１１〜１１５、１２１〜１２
５、１３１〜１３５、１４１〜１４５、１５１および１
６２〜１６７と、ＰチャネルＭＯＳトランジスタ２１〜
２５と、ラッチ回路３１〜３４と、ラッチ信号生成回路
５０と、インバータ６０とを備えて構成される。また、
第１の実施例の場合と同様に、ラッチ回路３１〜３４
は、それぞれクロックドインバータ３０１および３０３
と、インバータ３０２および３０４により形成されてお
り、ラッチ信号生成回路５０は、インバータ５０１、５
０４、５０５および５０６と、ＮＯＲ回路５０２および
５０３により形成されている。インバータ５０４と、Ｎ
ＯＲ回路５０２および５０３によりＤフリップフロップ
が形成され、インバータ５０１の出力ＳＥＮＳＥは、こ
のＤフリップフロップに対するリセット入力となってい
る。本実施例の第１の実施例との相違点は、Ｐチャネル
ＭＯＳトランジスタ２５に対するゲート入力信号が異な
っており、インバータ６０の出力の代わりにクロックＣ
２が入力され、また、図１におけるＮチャネルＭＯＳト
ランジスタ１５２〜１５７が、本実施例においては、Ｎ
チャネルＭＯＳトランジスタ１６２〜１６７に変更され
て、それぞれのゲートには、それぞれ同期化回路４０の
出力信号Ｇ１〜Ｇ６が入力されていることである。な
お、ＮチャネルＭＯＳデプレション型トランジスタ１６
２〜１６７は、ゲート入力の“０”レベルまたは“１”
レベルの如何にかかわらず、常にオンの状態にあるため
に、動作上においては、ゲートが電源ＶDDに接続されて
常にオンの状態にある図１に示されるＮチャネルＭＯＳ
トランジスタ１５２〜１５７と等価である。
【００２３】本実施例においては、ＮチャネルＭＯＳト
ランジスタ１５１、ＮチャネルＭＯＳデプレション型ト
ランジスタ１６２〜１６７およびＰチャネルＭＯＳトラ
ンジスタ２５により形成されるダミーのデコーダの出力
線ＯＳの信号変化のタイミングは、本来のデコーダの出
力線Ｏ１〜Ｏ４と同時である。前述の第１の実施例にお
いては、出力線Ｏ１〜Ｏ４の信号変化タイミングは、ク
ロックＣ１の“１”レベルから“０”レベルへの遷移に
同期し、出力線ＯＳの信号変化タイミングはクロックＣ
２の“０”レベルから“１”レベルへの遷移に同期して
いる（図２参照）。即ち、出力線ＯＳの変化の方が遅く
始まるために、これを基に生成された信号ＳＥＮＳＥに
より、ラッチ回路３１〜３４のラッチ信号Ｌ1 を“０”
レベルにすると、この時点において、既に出力線Ｏ１〜
Ｏ４の値は確定されている筈であり、遅延値の管理をす
ることが容易な状態となる。これに対して、図３に示さ
れる第２の実施例においては、全ての出力線Ｏ１〜Ｏ４
およびＯＳの変化タイミングが、クロックＣ１の“１”
レベルから“０”レベルへの遷移に同期している。この
ために、ラッチ信号Ｌ1 としては、出力線Ｏ１〜Ｏ４の
値が確定するために十分の幅をとるためには、出力線Ｏ
Ｓのレベルの“１”レベルから“０”レベルへの変化
を、他の出力線Ｏ１〜Ｏ４における変化に比較して十分
遅くする必要があるが、これは第１の実施例の場合と同
様に、ＮチャネルＭＯＳトランジスタ１５１およびＮチ
ャネルＭＯＳデプレション型トランジスタ１６２〜１６
７の駆動能力を、ＮチャネルＭＯＳトランジスタ１１２
〜１１５、１２２〜１２５、１３２〜１３５および１４
２〜１４５に比較して、十分小さく設定しておけば、通
常においては問題はない。このようにすることにより、
出力線ＯＳにおける“１”レベルから“０”レベルへの
変化は、他の出力線Ｏ１〜Ｏ４の変化に比較して遅くな
り、ラッチ信号Ｌ1 は出力線Ｏ１〜Ｏ４の値が確定する
ために十分の時間幅をとることが可能となる。
ランジスタ１５１、ＮチャネルＭＯＳデプレション型ト
ランジスタ１６２〜１６７およびＰチャネルＭＯＳトラ
ンジスタ２５により形成されるダミーのデコーダの出力
線ＯＳの信号変化のタイミングは、本来のデコーダの出
力線Ｏ１〜Ｏ４と同時である。前述の第１の実施例にお
いては、出力線Ｏ１〜Ｏ４の信号変化タイミングは、ク
ロックＣ１の“１”レベルから“０”レベルへの遷移に
同期し、出力線ＯＳの信号変化タイミングはクロックＣ
２の“０”レベルから“１”レベルへの遷移に同期して
いる（図２参照）。即ち、出力線ＯＳの変化の方が遅く
始まるために、これを基に生成された信号ＳＥＮＳＥに
より、ラッチ回路３１〜３４のラッチ信号Ｌ1 を“０”
レベルにすると、この時点において、既に出力線Ｏ１〜
Ｏ４の値は確定されている筈であり、遅延値の管理をす
ることが容易な状態となる。これに対して、図３に示さ
れる第２の実施例においては、全ての出力線Ｏ１〜Ｏ４
およびＯＳの変化タイミングが、クロックＣ１の“１”
レベルから“０”レベルへの遷移に同期している。この
ために、ラッチ信号Ｌ1 としては、出力線Ｏ１〜Ｏ４の
値が確定するために十分の幅をとるためには、出力線Ｏ
Ｓのレベルの“１”レベルから“０”レベルへの変化
を、他の出力線Ｏ１〜Ｏ４における変化に比較して十分
遅くする必要があるが、これは第１の実施例の場合と同
様に、ＮチャネルＭＯＳトランジスタ１５１およびＮチ
ャネルＭＯＳデプレション型トランジスタ１６２〜１６
７の駆動能力を、ＮチャネルＭＯＳトランジスタ１１２
〜１１５、１２２〜１２５、１３２〜１３５および１４
２〜１４５に比較して、十分小さく設定しておけば、通
常においては問題はない。このようにすることにより、
出力線ＯＳにおける“１”レベルから“０”レベルへの
変化は、他の出力線Ｏ１〜Ｏ４の変化に比較して遅くな
り、ラッチ信号Ｌ1 は出力線Ｏ１〜Ｏ４の値が確定する
ために十分の時間幅をとることが可能となる。
【００２４】なお、第２の実施例においては、ダミーの
デコーダを形成するＮチャネルＭＯＳトランジスタ１５
１、ＮチャネルＭＯＳデプレション型トランジスタ１６
２〜１６７およびＰチャネルＭＯＳトランジスタ２５の
ゲート入力信号が、それぞれ本来デコーダのゲート入力
信号が、それぞれ本来のデコーダのゲート入力信号をそ
のまま利用した形となっているため、第１の実施例の場
合に比較してチップ・レイアウト上における規則性に優
れており、レイアウト面積縮小化の効果が高いという利
点あある。
デコーダを形成するＮチャネルＭＯＳトランジスタ１５
１、ＮチャネルＭＯＳデプレション型トランジスタ１６
２〜１６７およびＰチャネルＭＯＳトランジスタ２５の
ゲート入力信号が、それぞれ本来デコーダのゲート入力
信号が、それぞれ本来のデコーダのゲート入力信号をそ
のまま利用した形となっているため、第１の実施例の場
合に比較してチップ・レイアウト上における規則性に優
れており、レイアウト面積縮小化の効果が高いという利
点あある。
【００２５】
【発明の効果】以上説明したように、本発明は、ダミー
のデコーダを設けて、本来のデコーダの出力が確定され
るまでの時間を検出し、当該デコーダの出力ラッチのゲ
ート信号を操作することにより、ダイナミックデコーダ
のプリチャージデータの保持抜けに起因する誤動作を防
止することが可能となり、これにより、高周波動作を前
提として少ない回路素子数により構成されたダイナミッ
ク型デコーダを、低周波動作時においても適用すること
ができ、広い周波数範囲に亘り動作可能のＬＳＩチップ
を安価にて提供することができるという効果がある。
のデコーダを設けて、本来のデコーダの出力が確定され
るまでの時間を検出し、当該デコーダの出力ラッチのゲ
ート信号を操作することにより、ダイナミックデコーダ
のプリチャージデータの保持抜けに起因する誤動作を防
止することが可能となり、これにより、高周波動作を前
提として少ない回路素子数により構成されたダイナミッ
ク型デコーダを、低周波動作時においても適用すること
ができ、広い周波数範囲に亘り動作可能のＬＳＩチップ
を安価にて提供することができるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例における動作を示すタイミング図
である。
である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来例を示す回路図である。
【図５】従来例における動作を示すタイミング図であ
る。
る。
２１〜２５ ＰチャネルＭＯＳトランジスタ ３１〜３４ ラッチ回路 ４０ 同期化回路 ５０ ラッチ信号生成回路 ６０、５０５、５０６ インバータ １１１〜１１５、１２１〜１２５、１３１〜１３５、１
４１〜１４５、１５１〜１５７ ＮチャネルＭＯＳト
ランジスタ １６２〜１６７ ＮチャネルＭＯＳデプレション型ト
ランジスタ
４１〜１４５、１５１〜１５７ ＮチャネルＭＯＳト
ランジスタ １６２〜１６７ ＮチャネルＭＯＳデプレション型ト
ランジスタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｚ
Claims (2)
- 【請求項１】 所定の第１のタイミング信号に同期化さ
れた複数の入力信号をゲート入力し、セルアレイを構成
する複数のＮチャネルＭＯＳトランジスタと、前記セル
アレイに対応してプリチャージ用として機能する複数の
ＰチャネルＭＯＳトランジスタと、前記複数のＰチャネ
ルＭＯＳトランジスタの各ドレインにそれぞれ接続され
る複数のデコーダ出力線と、所定のプリチャージの第１
のタイミング信号により前記複数のＰチャネルＭＯＳト
ランジスタを導通状態として前記複数のデコーダ出力線
を第１の電位にプリチャージし、前記第１のタイミング
信号と異なる位相の第２のタイミング信号により前記複
数のＮチャネルＭＯＳトランジスタを選択的に活性化し
て、前記デコーダ出力線を選択的に第２の電位に設定
し、前記第２のタイミング信号により前記デコーダ出力
線の電位をラッチするダイナミック型デコーダにおい
て、 ソースに電源電圧が供給され、ゲートに前記第２のタイ
ミング信号が入力されて、当該第２のタイミング信号に
より活性化される第１のＰチャネルＭＯＳトランジスタ
と、 ドレインが接地電位に接続され、ゲートに前記第２のタ
イミング信号が入力される第１のＮチャネルＭＯＳトラ
ンジスタと、 ゲートに電源電圧が共通に供給され、前記第１のＰチャ
ネルＭＯＳトランジスタと前記第１のＮチャネルＭＯＳ
トランジスタとの間に直列接続される複数のＮチャネル
ＭＯＳトランジスタと、 前記第１のＰチャネルＭＯＳトランジスタのドレインよ
り出力される制御信号を受けて、前記複数のデコーダ出
力線の電位をラッチするための前記ラッチ信号を制御す
る手段と、 を少なくとも備えることを特徴とするダイナミック型デ
コーダ。 - 【請求項２】 所定の第１のタイミング信号に同期化さ
れた複数の入力信号をゲート入力し、セルアレイを構成
する複数のＮチャネルＭＯＳトランジスタと、前記セル
アレイに対応してプリチャージ用として機能する複数の
ＰチャネルＭＯＳトランジスタと、前記複数のＰチャネ
ルＭＯＳトランジスタの各ドレインにそれぞれ接続され
る複数のデコーダ出力線と、所定のプリチャージの第１
のタイミング信号により前記複数のＰチャネルＭＯＳト
ランジスタを導通状態として前記複数のデコーダ出力線
を第１の電位にプリチャージし、前記第１のタイミング
信号と異なる位相の第２のタイミング信号により前記複
数のＮチャネルＭＯＳトランジスタを選択的に活性化し
て、前記デコーダ出力線を選択的に第２の電位に設定
し、前記第２のタイミング信号により前記デコーダ出力
線の電位をラッチするダイナミック型デコーダにおい
て、 ソースに電源電圧が供給され、ゲートに前記第１のタイ
ミング信号の反転信号が入力されて、当該第１のタイミ
ング信号の反転信号により活性化される第１のＰチャネ
ルＭＯＳトランジスタと、 ドレインが接地電位に接続され、ゲートに前記第１のタ
イミング信号の反転信号が入力される第１のＮチャネル
ＭＯＳトランジスタと、 ゲートに前記同期化された複数の入力信号がそれぞれ入
力され、前記第１のＰチャネルＭＯＳトランジスタと前
記第１のＮチャネルＭＯＳトランジスタとの間に直列接
続される複数のＮチャネルＭＯＳデプレション型トラン
ジスタと、 前記第１のＰチャネルＭＯＳトランジスタのドレインよ
り出力される制御信号を受けて、前記複数のデコーダ出
力線の電位をラッチするための前記ラッチ信号を制御す
る手段と、 を少なくとも備えることを特徴とするダイナミック型デ
コーダ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715593A JPH06231578A (ja) | 1993-02-04 | 1993-02-04 | ダイナミック型デコーダ |
| US08/190,477 US5442308A (en) | 1993-02-04 | 1994-02-02 | Dynamic decoder circuit operative at low frequency clock signals without data destruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1715593A JPH06231578A (ja) | 1993-02-04 | 1993-02-04 | ダイナミック型デコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06231578A true JPH06231578A (ja) | 1994-08-19 |
Family
ID=11936094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1715593A Pending JPH06231578A (ja) | 1993-02-04 | 1993-02-04 | ダイナミック型デコーダ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5442308A (ja) |
| JP (1) | JPH06231578A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0946232A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | デコード装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979487A (ja) * | 1982-10-27 | 1984-05-08 | Nec Corp | デコ−ダ回路 |
| US4668880A (en) * | 1984-03-26 | 1987-05-26 | American Telephone And Telegraph Company, At&T Bell Laboratories | Chain logic scheme for programmed logic array |
| IT1195119B (it) * | 1986-08-04 | 1988-10-12 | Cselt Centro Studi Lab Telecom | Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos |
| JPS63228494A (ja) * | 1987-03-18 | 1988-09-22 | Fujitsu Ltd | ダイナミツク型デコ−ダ回路 |
| JP2623979B2 (ja) * | 1991-01-25 | 1997-06-25 | 日本電気株式会社 | ダイナミック型論理回路 |
-
1993
- 1993-02-04 JP JP1715593A patent/JPH06231578A/ja active Pending
-
1994
- 1994-02-02 US US08/190,477 patent/US5442308A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0946232A (ja) * | 1995-07-28 | 1997-02-14 | Nec Corp | デコード装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5442308A (en) | 1995-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |