KR950005049B1

KR950005049B1 - 디코딩 회로

Info

Publication number: KR950005049B1
Application number: KR1019920002348A
Authority: KR
Inventors: 차권호
Original assignee: 현대전자산업주식회사; 김주용
Priority date: 1992-02-18
Filing date: 1992-02-18
Publication date: 1995-05-17
Also published as: JP2609981B2; KR930018867A; JPH0685686A

Abstract

내용 없음.

Description

디코딩 회로

제1도는 본 발명을 적용한 디지털-아날로그 컨버터용 디코딩 회로의 도시도.

* 도면의 주요부분에 대한 부호의 설명

10 : 조합논리회로 b1,b2,b3 : 입력신호

M1 내지 M4 : 통과 트랜지스터 L1 내지 L7 : 논리 게이트

o1 내지 o7 : 출력신호

본 발명은 디코딩 회로의 구성에 관한 것으로서, 특히 프리 디코딩(Pre decoding)역할을 하는 통과 트랜지스터(Pass transistor)를 조합논리회로(Combinational logic circuit)와 결합시켜 구성한 디코딩 회로에 관한 것이다.

디코딩이란 디지털 신호 코드값(digital signal code value)으로 표현된 일정한 신호를 새로운 형태의 디지털 신호 값으로 변환하는 것이라 할 수 있다. 이러한 디코딩을 행함에 있어서, 종래에는 디코딩하고자 하는 입력-출력 관계에 따라 필요한 논리를 구하여 이를 최소화한 뒤, 그 논리를 주로 조합논리회로 만을 이용하여 구성하거나, 전체 신호의 흐름을 고려하여 통과 트랜지스터 만을 이용하여 디코딩 회로를 구성하였다.

그러나, 조합논리회로만을 이용할 경우에는 디코딩하고자 하는 입력-출력 관계에 따라 많은 수의 논리게이트를 포함하여야 함으로 인하여 디코딩회로가 복잡하게 된다. 그리고 통과 트랜지스터들을 이용하는 경우 출력라인에 접속되는 부하의 크기 및 통과 트랜지스터의 전파지연에 의해 신호들간의 지연차로 인하여 많은 통과 트랜지스터가 사용되어야 한다. 이로 인하여, 통과 트랜지스터를 이용하는 디코딩 회로는 설계가 매우 곤란하고 복잡해지는 문제점을 안고 있었다.

따라서, 본 발명의 목적은, 상술한 종래의 문제점을 감안하여, 설계를 용이하게 할 수 있도록 하고 논리게이트를 포함한 회로 구성을 최소화할 수 있는 디코딩 회로를 제공함에 있다.

본 발명은 종래의 문제점을 해결하기 위한 방안으로서, 기존의 조합논리회로만으로 구성된 회로에 통과 트랜지스터를 결합시켜 형성한 디코딩 회로 구성 방식을 제안하고 있다. 본 발명에 따르면, 통과 트랜지스터는 일종의 프리 디코딩용으로 사용되며, 그 프리 디코딩의 출력을 조합논리회로의 입력으로 사용하여 디코딩을 하는 회로가 제공된다.

본 발명은 특히, 디지털 신호값을 아날로그 신호값으로 변환하는 디지털-아날로그 컨버터(Digital-to-Analog Converter)용의 디코딩 회로에 적용하기에 적합한 것이지만, 그 밖의 다른 디코딩 구조에도 적용할 수 있다.

이하, 첨부도면을 참고로 하여 본 발명의 실시예에 대해 설명하겠다.

제1도는 본 발명을 적용한 디지털-아날로그 컨버터용 디코딩 회로를 도시한 것으로써, 3개의 입력신호를 7개의 출력신호를 변혼하는 회로이다.

제1도에 도시된 바와 같이 본 발명의 디코딩 회로는, b2, Gnd, Vddtls호를 입력으로 하고 b1,b1 신호를 게이트 신호로 하여 출력신호 m1,m2,m3를 생성시키는 통과 트랜지스터(M1 내지 M4)와, 상기 통과 트랜지스터(M1 내지 M4)의 출력신호 m1,m2,m3와 또 다른 디지털 신호 b3를 입력으로 받아 원하는 출력 신호(o1 내지 o7)를 발생시키는 논리게이트(L1 내지 L7)로 구성되어 있다. 도면에 표시된 b1,b2,b3신호는 각각 b1,b2,b3의 반전(inverting)신호를 나타낸 것이다.

제1도에 도시한 본 발명의 디코딩 회로의 동작은 다음과 같다.

먼저, 일단의 통과 트랜지스터(M1 내지 M4)에 의한 프리 디코딩(pre-docoding)에 의해 디지털 입력신호 b1,b2(b2)는 출력신호 m1,m2,m3로 변환된다. 통과 트랜지스터(M1 내지 M4)는 b1,b1 신호를 게이트 신호로 하고, b2신호, Gnd Vdd신호가 입력으로 되어 있으며, b2 신호라인은 m2와 연결(동일노드)되어 있다.

b1이 0(로우)일 경우, 통과 트랜지스터 M1과 M3는 오프(OFF)되고 통과 트랜지스터 M2와 M4는 온(ON)되므로, m1은 b2신호가 전달되고 m3에는 Vdd신호(논리 1)가 전달된다. 반면에 b1이 1(하이)일 경우, 통과 트랜지스터 M1,M3은 온(ON)되고, 통과 트랜지스터 M2,M4는 오프(OFF)되므로, m1에는 Gnd 신호(논리 0)가 전달되고 m3에는 b2신호가 전달된다. m2는 b2와 동일 노드로 연결되어 있으므로 동일한 신호가 된다.

입력 신호 b1,b2와 출력 신호 m1,m2,m3의 관계를 정리하면 표 1과 같다.

[표 1]

상기와 같이 통과 트랜지스터를 이용한 프리 디코딩에 의해 신호 m1,m2,m3를 얻은 다음, 상기 신호 m1,m2,m3와 또 다른 디지털 신호 b3와의 조합을 통하여 원하는 추력을 생성시킨다. 도면에 도시된 본 발명의 실시예에서 신호 m1은 논리 게이트 L1 및 L5의 한 입력에 결합되며, 신호 m2는 논리게이트 L2 및 L6의 한 입력에 결합되고, 신호 m3는 논리게이트 L3 및 L7의 한 입력에 결합된다. 논리게이트(L1 내지 L7)각각의 다른 한 입력에는 원래의 한 입력신호 b3가 각각 입력된다.

논리게이트 L1 내지 L3는 NAND게이트이고, 게이트 L5 내지 L7은 NOR게이트이며, L4는 NOT게이트로 되어 있다. 논리게이트 L1 내지 L7은 신호 o1 내지 o7을 각각 출력시킨다.

상술한 바와 같이, 논리게이트(L1 내지 L7)로 이루어진 조합논리회로(10)는 통과 트랜지스터(M1 내지 M4)의 프리 디코딩을 통해 얻은 신호 m1,m2,m3와 또 다른 신호 b3를 입력으로 받아 출력신호(o1 내지 o7)를 생성시킨다. 조합논리회로의 입력-출력 특성 및 상기 표 1에 설명한 바와 같은 통과 트랜지스터(M1 내지 M4)를 통한 입력 b1,b2과 출력 m1,m2,m3과의 관계를 조합하여, 전체 디코딩 회로의 입력 b1,b2,b3과 출력(o1 내지 o7)과의 관계를 살펴보면 표 2와 같다.

[표 2]

상술한 바와 같이, 본 발명에 따른 디코딩 회로는 단순히 4개의 패스트랜지스터로 구현된 프리디코딩 회로를 구현하고 그리고 7개의 논리게이트를 이용하여 에서는 간소한 회로 구성을 갖는다. 상기 이점으로 인하여, 본 발명의 디코딩 회로는 디코딩할 비트데이타가 증가될 경우 상기 통과 트랜지스터로된 프리디코딩 회로 및 논리조합회로를 증가시킴에 의하여 손쉽게 큰 용량의 디코딩 회로를 구현할 수 있도록 한다. 즉, 입력 및 출력관계가 변동되더라도, 본 발명의 디코딩 회로를 이용하면 손쉽게 디코딩회로를 구현할 수 있도록 할 수 있다.

본 발명은 디지털-아날로그 컨버터용 디코딩 회로에 관해 설명되어 있지만, 본 발명의 원리는 다른 논리회로의 구현에도 응용이 가능하다.

Claims

/b1,b1, b2, 및 /b3신호를 각각 입력하기 위한 제1 내지 제4입력라인과, 상기 제1 및 제2입력라인으로부터의 /b1 및 b1신호에 의하여 기저전압원(GND)으로부터의 "0"의 논리값을 제1노드(m1)쪽으로 전송하는 제1통과 트랜지스터(M1)과, 상기 제1 및 제2입력라인으로부터의 /b1 및 b1신호에 의하여 상기 제1통과 트랜지스트(M1)와 상호 보완적으로 구동되어 상기 제3입력라인으로부터의 상기 /b2신호를 상기 제1노드(m1)쪽으로 전송하는 제2통과 트랜지스터(M2)와, 상기 제3입력라인으로부터의 상기 /b2신호를 전송하기 위한 제2노드(m2)와, 상기 제1 및 제2입력라인으로부터의 /b1 및 b1신호에 의하여 상기 제3입력라인으로부터의 상기 /b2신호를 상기 제3노드(m3)쪽으로 전송하는 제3통과 트랜지스터(M3)와, 상기 제1 및 제2입력라인으로부터의 /b1 및 b1신호에 의하여 상기 제3통과 트랜지스터(M3)와 상호 보완적으로 구동되어 공급전압원(Vcc)로부터의 "1"의 논리값을 상기 제3노드(m3)쪽으로 전송하는 제4통과 트랜지스터(M4)로 구성된 프리 디코딩 수단과, 상기 제4입력라인으로부터의 상기 /b3신호와 상기 제1 내지 제3노드(m1,m2,m3)로부터의 디코딩하여 그 결과에 따라 제1 내지 제7출력라인(o1 내지 o7)중 어느 한 출력라인에 소정 논리의 논리신호를 발생시키기 위하여 논리게이트로 형성된 논리조합회로를 구비한 것을 특징으로 하는 디코딩 회로.
제1항에 있어서, 조합논리회로(10)가, 각각 접속된 상기 제1 내지 제3노드(m1,m2,m3)로부터의 신호와 상기 제4입력라인으로부터의 상기 /b3신호를 각각 NAND연산하여 그 결과에 따라 상기 제1 내지 제3출력라인에 소정논리의 논리신호를 발생하는 제1 내지 제3NAND게이트(L1 내지 L3)와, 상기 제4입력라인으로부터의 상기 /b3신호를 반전시켜 상기 제4출력라인에 공급하는 NOT게이트(L4)와, 각각 접속된 상기 제1 내지 제3노드(m1,m2,m3)로부터의 신호와 상기 제4입력라인으로부터의 상기 /b3 신호을 각각 NOR연산하여 그 결과에 따라 상기 제5 내지 제7출력라인에 소정논리의 논리신호를 발생하는 제1 내지 제3NOR게이트(L5 내지 L7)를 구비한 것을 특징으로 하는 디코딩 회로.