KR880010367A

KR880010367A - 출력 회로

Info

Publication number: KR880010367A
Application number: KR1019880001820A
Authority: KR
Inventors: 가즈오 고이데; 미기오 야마기시; 가즈다가 모리
Original assignee: 미다 가쓰시게; 가부시기가이샤 히다찌세아사꾸쇼
Priority date: 1987-02-25
Filing date: 1988-02-22
Publication date: 1988-10-08
Also published as: KR960006286B1; US5038056A

Abstract

내용 없음

Description

출력 회로

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명이 적용된 출려고히로를 포함하는 디지털 처리장치의 1실시예를 도시한 블록도,

제2도는 본 발명의 적용된 출력 회로의 1실시예를 도시한 회로도,

제3도는 제2도의 출력 회로의 1실시예를 도시한 신호 파형도,

제4도는 본 발명이 적용된 회로의 제2실시예를 도시한 회로도.

Claims

출력 단자와 제1전원 전압 사이에 마련되는 제1출력 MOSFET, 상기 출력 단자와 제2전원 전압 사이에 마련되는 제2출력 MOSFET, 상기 출력 단자와 상기 제1출력 MOSFET의 게이트 사이 또는 상기 출력 단자와 상기 제2출력 MOSFET의 게이트 사이에 마련되는 귀환 회로를 포함하는 출력 회로.
특허청구의 범위 제1항에 있어서, 상기 귀환 회로는 대응하는 상기 제1 또는 제2출력 MOSFET가 ON상태로 되는 처음에 있어서 일시적으로 전달 상태로 되는 출력 회로.
특허청구의 범위 제2항에 있어서, 상기 제1 및 제2의 전원 전압은 각각 회로의 전원 전압 및 접지 전위이고, 상기 제2출력 MOSFET는 N찬넬 MOSFET로써 상기 출력 단자와 상기 제2출력 MOSFET의 게이트 사이에 마련되는 상기 귀환 회로는 통상 OFF 상태로 되고 대응하는 상기 제2출력 MOSFET가 ON 상태로 되는데 앞서서 ON 상태로 되는 N찬넬 형의 제3MOSFET, 통상 ON 상태로 되어 대응하는 상기 제2출력 MOSFET가 ON 상태로 되고부터 소정의 시간이 경과된 후에 OFF 상태로 되는 N찬넬형의 제4 MOSFET가 직렬 형태로 되는 것에 의하여 구성되는 출력 회로.
특허청구의 범위 제2항에 있어서, 상기 제1 및 제2의 전원 전압은 각각 회로의 전원 전압 및 접지 전위이며, 상기 제1출력 MOSFET는 P 찬넬 MOSFET로써, 상기 출력 단자와 상기 제1출력 MOSFET의 게이트 사이에 마련되는 상기 귀환 회로는 통상 OFF상태로 되어 대응하는 상기 제1출력 MOSFET가 ON 상태로 되는데 앞서서 ON 상태로 되는 P 찬넬형의 제5 MOSFET, 통상 ON 상태로 되어 대응하는 상기 제1출력 MOSFET가 ON 상태로 되고부터 소정의 시간이 경과된 후에 OFF 상태로 되는 P 찬넬형의 제6 MOSFET가 직렬 형태로 되는 것에 의하여 구성되는 출력 회로.
특허 청구의 범위 제1항에 있어서, 상기 귀환 회로는 대응하는 상기 제1 또는 제2출력 MOSFET가 ON 상태로 될 때 선택적으로 전달 상태로 되는 출력 회로.
특허 청구의 범위 제5항에 있어서, 상기 제1 및 제2의 전원 전압은 각각 회로의 전원 전압 및 접지 전위이고, 상기 제2출력 MOSFET는 N 찬넬 MOSFET이며, 소정의 출력 제어 신호가 하이 레벨로 되고, 또 대응하는 내부 출력 신호가 로우 레벨로 될 때 선택적으로 ON 상태로 되는 것으로써, 상기 출력 단자와 상기 제2출력 MOSFET의 게이트 사이에 마련되는 상기 귀환 회로는 그 게이트에 대응하는 상기 내부 출력 신호의 반전 신호를 받는 N 찬넬형의 제7 MOSFET에 의하여 구성되는 출력 회로.
특허청구의 범위 제5항에 있어서, 상기 제1 및 제2의 전원 전압은 각각 회로의 전원 전압 및 접지 전위이고, 상기 제1출력 MOSFET는 P 찬넬 MOSFET이며 소정의 출력 제어 신호가 하이레벨로 되고 또 대응하는 내부 출력 신호가 하이 레벨로 될 때 선택적으로 ON 상태로 되는 것으로써, 상기 출력 단자와 상기 제1출력 MOSFET의 게이트 사이에 마련되는 상기 귀환 회로는 그 게이트에 대응하는 상기 내부 출력 신호의 반전 신호를 받는 P 찬넬형의 제8 MOSFET에 의하여 구성되는 출력 회로.
출력 단자와 제1전원 전압 사이에 마련되는 제1출력 MOSFET, 상기 출력 단자와 제2전원 전압 사이에 마련되는 제2출력 MOSFET, 상기 제1출력 MOSFET의 게이트 및 소오스 사이 또는 상기 제2출력 MOSFET의 게이트 및 소오스 사이에 마련되고 대응하는 상기 제1 또는 제2의 MOSFET가 ON 상태로 되는 처음에 있어서 일시적으로 전달상태로 되는 단락 회로를 포함하는 출력 회로.
특허 청구의 범위 제8항에 있어서, 상기 제1 및 제2의 전원 전압을 각각 회로의 전원 전압 및 접지 전위이고, 상기 제2출력 MOSFET는 N 찬넬 MOSFET이며 소정의 출력 제어 신호가 하이 레벨로 되고 또 대응하는 내부 출력 신호가 로우 레벨로 될 때 선택적으로 ON 상태로 되는 것으로써, 상기 제2출력 MOSFET의 게이트 및 소오스 사이에 마련되는 상기 단락 회로는 그 게이트에 상기 내부 출력 신호의 지연 신호를 받는 N 찬넬형의 제9 MOSFET에 의하여 구성되는 출력 회로.
특허청구의 범위 제9항에 있어서, 상기 제9 MOSFET는 그것이 상기 제2출력 MOSFET와 함께 ON 상태로 될 때 상기 제2출력 MOSFET의 게이트 앞 단계에 마련되는 구동 회로를 구성하는 P 찬넬 MOSFET에 대하여 상기 제2출력 MOSFET의 게이트 전압을 소정의 레벨까지 저하시키는 콘덕턴스 비율을 갖도록 설계되는 출력 회로.
특허청구의 범위 제8항에 있어서, 상기 제1 및 제2의 전원 전압은 각각 회로의 전원 전압 및 접지 전위이고, 상기 제1출력 MOSFET는 P 찬넬 MOSFET의 소정의 출력 제어 신호가 하이 레벨로 되고 또 대응하는 내부 출력 신호가 하이 레벨로 될 때 선택적으로 ON 상태로 되는 것으로써, 상기 제1출력 MOSFET의 게이트 및 소오스 사이에 마련되는 상기 단락 회로는 그 게이트에 상기 내부 출력 신호의 지연 신호를 받는 P 찬넬형의 제10 MOSFET에 의하여 구성되는 출력 회로.
특허청구의 범위 제11항에 있어서, 상기 제10 MOSFET는 그것이 상기 제1출력 MOSFET와 함께 ON 상태로 될 때 상기 제1출력 MOSFET 게이트의 앞단계에 마려되는 상기 제1출력 MOSFET 게이트의 앞단계에 마련되는 구동 회로를 구성하는 N 찬넬 MOSFET에 대하여 상기 제1출력 MOSFET의 게이트 전압을 소정의 레벨까지 상승시키는 콘덕턴스 비율을 갖도록 설계되는 출력 회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.