JPS6216472B2 - - Google Patents
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- Publication number
- JPS6216472B2 JPS6216472B2 JP56013940A JP1394081A JPS6216472B2 JP S6216472 B2 JPS6216472 B2 JP S6216472B2 JP 56013940 A JP56013940 A JP 56013940A JP 1394081 A JP1394081 A JP 1394081A JP S6216472 B2 JPS6216472 B2 JP S6216472B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- level
- bit
- transistors
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、高速読出しを可能としたスタテイツ
ク半導体メモリに関する。
ク半導体メモリに関する。
MOS型のスタテイツクRAMは第１図に示すよ
うにワード線W1，W2……とビツト線対B0，B1
（多数あるが図ではその１組のみを示す）の各交
点に、負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプ即ちメモリセ
ルMCを、トランスフアゲートとなるMOSトラン
ジスタQ3，Q4により接続してなる。ビツト線対
B0，B1の一端はトランジスタQ5，Q6により電源
Vccによりプルアツプされ、他端はコラム選択ト
ランジスタQ7，Q8により、図示しないデータバ
スへ接続される。ワード線例えばW1をＨ（ハ
イ）レベルにするとトランジスタQ3，Q4はオン
となつて当該メモリセルはビツト線対B0，B1に
接続され、またコラム選択信号ＹをＨにするとト
ランジスタQ7，Q8がオンとなつてビツト線B0，
B1がデータバスへ接続され、こうしてW1とB0，
B1の交点に配設されたメモリセルMC0が選択され
る。この状態でデータバスを介してビツト線対
B0，B1を例えばB0がＨ、B1がＬ（ロー）にすれ
ばメモリセルのトランジスタQ2がオン、Q1がオ
フとなり、セル書込みが行なわれる。これを読出
すにはW1およびＹをＨにすればよく、W1＝Ｈで
トランジスタQ3，Q4がオンになり、セル内部の
点ａのＨレベル、ｂのＬレベルがビツト線B0，
B1へ伝えられ、これがトランジスタQ7，Q8を介
して読取り回路へ導かれる。
うにワード線W1，W2……とビツト線対B0，B1
（多数あるが図ではその１組のみを示す）の各交
点に、負荷抵抗R1，R2とMOSトランジスタQ1，
Q2で構成されるフリツプフロツプ即ちメモリセ
ルMCを、トランスフアゲートとなるMOSトラン
ジスタQ3，Q4により接続してなる。ビツト線対
B0，B1の一端はトランジスタQ5，Q6により電源
Vccによりプルアツプされ、他端はコラム選択ト
ランジスタQ7，Q8により、図示しないデータバ
スへ接続される。ワード線例えばW1をＨ（ハ
イ）レベルにするとトランジスタQ3，Q4はオン
となつて当該メモリセルはビツト線対B0，B1に
接続され、またコラム選択信号ＹをＨにするとト
ランジスタQ7，Q8がオンとなつてビツト線B0，
B1がデータバスへ接続され、こうしてW1とB0，
B1の交点に配設されたメモリセルMC0が選択され
る。この状態でデータバスを介してビツト線対
B0，B1を例えばB0がＨ、B1がＬ（ロー）にすれ
ばメモリセルのトランジスタQ2がオン、Q1がオ
フとなり、セル書込みが行なわれる。これを読出
すにはW1およびＹをＨにすればよく、W1＝Ｈで
トランジスタQ3，Q4がオンになり、セル内部の
点ａのＨレベル、ｂのＬレベルがビツト線B0，
B1へ伝えられ、これがトランジスタQ7，Q8を介
して読取り回路へ導かれる。
ところでメモリは益々容量を増大する傾向にあ
り、これにともなつてセルや付属回路素子が微小
化されてきている。ビツト線電位B0，B1の電位
はトランジスタQ5とQ3とQ1，Q6とQ4とQ2のgm
比で決まるから、セルが小型化され、従つてトラ
ンジスタQ1，Q2が小型化されてgmが小になる
と、それにつれてトランジスタQ5，Q6のgmも小
にしないとビツト線に充分なＨ、Ｌレベルをとら
せることができない。しかしトランジスタQ5，
Q6のgmを小にすると、ビツト線B0，B1の立上り
が遅くなり、ひいては読取りが遅くなるという問
題がある。
り、これにともなつてセルや付属回路素子が微小
化されてきている。ビツト線電位B0，B1の電位
はトランジスタQ5とQ3とQ1，Q6とQ4とQ2のgm
比で決まるから、セルが小型化され、従つてトラ
ンジスタQ1，Q2が小型化されてgmが小になる
と、それにつれてトランジスタQ5，Q6のgmも小
にしないとビツト線に充分なＨ、Ｌレベルをとら
せることができない。しかしトランジスタQ5，
Q6のgmを小にすると、ビツト線B0，B1の立上り
が遅くなり、ひいては読取りが遅くなるという問
題がある。
本発明はかゝる問題に対処しようとするもの
で、特徴とする所はワード線とビツト線対との各
交点にスタテイツクメモリセルを配設してなる半
導体メモリにおいて、該ビツト線対と電源との間
に負荷回路を設け、更にアドレス信号が変化する
とき全メモリセルをビツト線対から切り離す回路
と、該変化するとき全ビツト線を急速に高レベル
ヘプリチヤージする回路を設けたことにある。次
に更に図面を参照しながらこれを詳細に説明す
る。
で、特徴とする所はワード線とビツト線対との各
交点にスタテイツクメモリセルを配設してなる半
導体メモリにおいて、該ビツト線対と電源との間
に負荷回路を設け、更にアドレス信号が変化する
とき全メモリセルをビツト線対から切り離す回路
と、該変化するとき全ビツト線を急速に高レベル
ヘプリチヤージする回路を設けたことにある。次
に更に図面を参照しながらこれを詳細に説明す
る。
第２図は従来の読取りを説明する図で、時点t1
でワード線選択アドレス信号の任意の１ビツト以
上が“１”から“０”またはその逆に変化してア
ドレスADDが変り、それ迄選択ワード線であつ
たワード線Wiが非選択になり、代つてあるワー
ド線本例ではW1が選択になるとトランジスタ
Q3，Q4がオンになりメモリセルMC0がビツト線
B0，B1に接続される。この結果ビツト線B0，B1
はメモリセルMC0によつて駆動され、該セルの
Q1がオン、Q2がオフしてこのセルの選択前では
B0がＨ、B1がＬとすれば該ビツト線B0，B1は図
示の如くＨ、Ｌが入れ換り、その入れ換る時点t2
の後で図示しないセンス回路は読取りデータ出力
DTOを生じる。トランジスタQ1，Q2，Q5，Q6な
どが小型になつてビツト駆動能力が小になるとビ
ツト線電位変化が遅くなり、従つて読取り出力
DTOが得られる迄に長い時間を要するようにな
る。
でワード線選択アドレス信号の任意の１ビツト以
上が“１”から“０”またはその逆に変化してア
ドレスADDが変り、それ迄選択ワード線であつ
たワード線Wiが非選択になり、代つてあるワー
ド線本例ではW1が選択になるとトランジスタ
Q3，Q4がオンになりメモリセルMC0がビツト線
B0，B1に接続される。この結果ビツト線B0，B1
はメモリセルMC0によつて駆動され、該セルの
Q1がオン、Q2がオフしてこのセルの選択前では
B0がＨ、B1がＬとすれば該ビツト線B0，B1は図
示の如くＨ、Ｌが入れ換り、その入れ換る時点t2
の後で図示しないセンス回路は読取りデータ出力
DTOを生じる。トランジスタQ1，Q2，Q5，Q6な
どが小型になつてビツト駆動能力が小になるとビ
ツト線電位変化が遅くなり、従つて読取り出力
DTOが得られる迄に長い時間を要するようにな
る。
そこで本発明では第３図に示すように、アドレ
スADDが変るとき狭いパルス幅のクロツクパル
スCP1およびその反転信号CP2を発生させ、この
クロツクパルスにより全ワード線を一時的に非選
択にし、かつ第２のプルアツプ用のトランジスタ
Q10，Q11を一時的にオンにして全ビツト線をＨ
レベルにプリチヤージする。短時間で該クロツク
パルスCP1，CP2が消減すると後は通常のセル選
択、読取り動作に入る。即ち本例ではワード線
W1がＨレベルになり、トランジスタQ3，Q4をオ
ンにしてセルAC0をビツト線B0，B1に接続し、該
セルではQ1オン、Q2オフとすればビツト線B0が
Ｈレベルから下降を始め（一般に放電は、充電よ
り急速に行なわれる）、ビツト線B1はＨレベルの
まゝにとどまる。これは第２図で説明したビツト
線電位の交差時点t2が始つたことを意味し、デー
タ読取り出力DTOは間もなくセンス回路から出
力される。この方式によれば、Ｈレベルのビツト
線電位が下り、Ｌレベルのビツト線レベルが上昇
してやがて両者が交差し、読取り出力を生じる第
２図の従来方式に比べて遥かに迅速な読出しが可
能である。
スADDが変るとき狭いパルス幅のクロツクパル
スCP1およびその反転信号CP2を発生させ、この
クロツクパルスにより全ワード線を一時的に非選
択にし、かつ第２のプルアツプ用のトランジスタ
Q10，Q11を一時的にオンにして全ビツト線をＨ
レベルにプリチヤージする。短時間で該クロツク
パルスCP1，CP2が消減すると後は通常のセル選
択、読取り動作に入る。即ち本例ではワード線
W1がＨレベルになり、トランジスタQ3，Q4をオ
ンにしてセルAC0をビツト線B0，B1に接続し、該
セルではQ1オン、Q2オフとすればビツト線B0が
Ｈレベルから下降を始め（一般に放電は、充電よ
り急速に行なわれる）、ビツト線B1はＨレベルの
まゝにとどまる。これは第２図で説明したビツト
線電位の交差時点t2が始つたことを意味し、デー
タ読取り出力DTOは間もなくセンス回路から出
力される。この方式によれば、Ｈレベルのビツト
線電位が下り、Ｌレベルのビツト線レベルが上昇
してやがて両者が交差し、読取り出力を生じる第
２図の従来方式に比べて遥かに迅速な読出しが可
能である。
トランジスタQ10，Q11は一時的に動作してビ
ツト線をプリチヤージするだけであるから、gm
の大きいものを使用でき、これにより、短時間オ
ンにするだけでビツト線を充分Ｈレベルにプリチ
ヤージすることができる。gmの大きなトランジ
スタでビツト線をプルアツプするとメモリセルの
内容が破壊される恐れがあるが、このプルアツプ
時にはトランスフアゲートQ3，Q4を閉じて全セ
ルをビツト線から切離しておくので、記憶内容の
破壊は生じない。クロツクパルスCP1，CP2の発
生、およびプリチヤージ時の全セル非選択は簡単
に行なうことができ、第４図および第５図にその
例を示す。
ツト線をプリチヤージするだけであるから、gm
の大きいものを使用でき、これにより、短時間オ
ンにするだけでビツト線を充分Ｈレベルにプリチ
ヤージすることができる。gmの大きなトランジ
スタでビツト線をプルアツプするとメモリセルの
内容が破壊される恐れがあるが、このプルアツプ
時にはトランスフアゲートQ3，Q4を閉じて全セ
ルをビツト線から切離しておくので、記憶内容の
破壊は生じない。クロツクパルスCP1，CP2の発
生、およびプリチヤージ時の全セル非選択は簡単
に行なうことができ、第４図および第５図にその
例を示す。
第４図ａ，ｂはクロツクパルスCP1，CP2の発
生回路を示す。ａにおいてG1〜G4はナンドゲー
ト、G5，G6はノアゲート、G7はオアで、これら
は図示の如く接続され、アドレス信号A0〜Ａo-1
の１ビツトAiを受け、クロツクCKiを出力する。
この第４図ａの回路CKGiはアドレス信号の各ビ
ツトに対して設けられ、そしてその各回路
CKG0，CKG1……CKGo-1の各出力は第４図ｂに
示すようにオアゲートG8で結合される。これら
の回路の動作を、第６図を参照しながら説明する
と、アドレ信号Aiが第６図ａに示すように
“１”(H)、“０”(L)に変化するとナンドゲートG1
の出力はｂとなり、ナンドゲートG2の出力はキ
ヤパシタC1により若干遅延した反転出力ｄとな
り、ノアゲートG5の出力ｆはアドレス信号Aiの
立上り時に発生するパルスとなる。ナンドゲート
G3，G4、キヤパシタG2、ノアゲートG6の系も同
様に動作するがその出力ｇはアドレス信号Aiの
立下り時に発生するパルスとなる。これらをオア
ゲートG7で結合させたものCKiは、アドレス信号
Aiの変化時に発生するパルスとなり、オアゲー
トG8の出力CP1はアドレス信号の任意のビツト変
化時に発生する目的のパルスとなる。CP1の反転
パルスCP2は、CP1を受けるナンドゲートG9によ
り発生する。
生回路を示す。ａにおいてG1〜G4はナンドゲー
ト、G5，G6はノアゲート、G7はオアで、これら
は図示の如く接続され、アドレス信号A0〜Ａo-1
の１ビツトAiを受け、クロツクCKiを出力する。
この第４図ａの回路CKGiはアドレス信号の各ビ
ツトに対して設けられ、そしてその各回路
CKG0，CKG1……CKGo-1の各出力は第４図ｂに
示すようにオアゲートG8で結合される。これら
の回路の動作を、第６図を参照しながら説明する
と、アドレ信号Aiが第６図ａに示すように
“１”(H)、“０”(L)に変化するとナンドゲートG1
の出力はｂとなり、ナンドゲートG2の出力はキ
ヤパシタC1により若干遅延した反転出力ｄとな
り、ノアゲートG5の出力ｆはアドレス信号Aiの
立上り時に発生するパルスとなる。ナンドゲート
G3，G4、キヤパシタG2、ノアゲートG6の系も同
様に動作するがその出力ｇはアドレス信号Aiの
立下り時に発生するパルスとなる。これらをオア
ゲートG7で結合させたものCKiは、アドレス信号
Aiの変化時に発生するパルスとなり、オアゲー
トG8の出力CP1はアドレス信号の任意のビツト変
化時に発生する目的のパルスとなる。CP1の反転
パルスCP2は、CP1を受けるナンドゲートG9によ
り発生する。
第５図は１ワード線分のワードデコーダを示
す。NGはノアゲートでアドレス信号の各ビツト
A0と０，A1と１……Ａo-1とo-1の各一方を
入力されるトランジスタT0〜Ｔo-1と共通負荷ト
ランジスタQ20からなり、入力アドレス信号ビツ
トの全部がＬレベルのときＨレベルの出力S1を生
じる。
す。NGはノアゲートでアドレス信号の各ビツト
A0と０，A1と１……Ａo-1とo-1の各一方を
入力されるトランジスタT0〜Ｔo-1と共通負荷ト
ランジスタQ20からなり、入力アドレス信号ビツ
トの全部がＬレベルのときＨレベルの出力S1を生
じる。
この信号S1はトランジスタQ23，Q24からなる
ワードドライバの該Q23のゲートに加えられ、ま
たトランジスタQ21，Q22からなるインバータを
介してQ24のゲートに加えられ、Ｈレベルの場合
にワード線WiをＨレベルにする。ワードドライ
バの電源は従来はメモリ電源Vccであつたが、本
発明ではクロツクパルスCP2にする。クロツクパ
ルスCP2はアドレス信号が変つたときのみＬレベ
ルで、他の期間はＨレベルつまりVccレベルであ
るから、前述の全セル非選択を実現できる。
ワードドライバの該Q23のゲートに加えられ、ま
たトランジスタQ21，Q22からなるインバータを
介してQ24のゲートに加えられ、Ｈレベルの場合
にワード線WiをＨレベルにする。ワードドライ
バの電源は従来はメモリ電源Vccであつたが、本
発明ではクロツクパルスCP2にする。クロツクパ
ルスCP2はアドレス信号が変つたときのみＬレベ
ルで、他の期間はＨレベルつまりVccレベルであ
るから、前述の全セル非選択を実現できる。
以上説明したように本発明によれば、駆動能力
の小さな高集積度のスタテイツクメモリにおいて
も、ビツト線対をプリチヤージし、メモリセルの
記憶内容に応じてその一方を放電させるという方
式をとることにより、高速読出しを行なうことが
でき甚だ有効である。
の小さな高集積度のスタテイツクメモリにおいて
も、ビツト線対をプリチヤージし、メモリセルの
記憶内容に応じてその一方を放電させるという方
式をとることにより、高速読出しを行なうことが
でき甚だ有効である。
第１図は本発明を適用したスタテイツク半導体
メモリの要部回路図、第２図、第３図および第６
図は動作説明用の波形図、第４図はクロツクパル
ス発生回路図、そして第５図は全メモリセルを非
選択にする機能を持つワードデコーダおよびワー
ドドライバ回路図である。 図面でW1，W2……はワード線、B0，B1はビツ
ト線対、MCはメモリセル、CP2は全メモリセル
をビツト線から切り離すクロツクパルス、Q10，
Q11はビツト線対をプリチヤージするトランジス
タである。
メモリの要部回路図、第２図、第３図および第６
図は動作説明用の波形図、第４図はクロツクパル
ス発生回路図、そして第５図は全メモリセルを非
選択にする機能を持つワードデコーダおよびワー
ドドライバ回路図である。 図面でW1，W2……はワード線、B0，B1はビツ
ト線対、MCはメモリセル、CP2は全メモリセル
をビツト線から切り離すクロツクパルス、Q10，
Q11はビツト線対をプリチヤージするトランジス
タである。
Claims (1)
- １ ワード線とビツト線対との各交点にスタテイ
ツクメモリセルを配設してなる半導体メモリにお
いて、該ビツト線対と電源との間に負荷回路を設
け、更に、アドレス信号が変化するとき全メモリ
セルをビツト線対から切り離す回路と、該変化す
るとき全ビツト線を急速に高レベルヘプリチヤー
ジする回路を設けたことを特徴とするスタテイツ
ク半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56013940A JPS57130285A (en) | 1981-02-02 | 1981-02-02 | Static semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56013940A JPS57130285A (en) | 1981-02-02 | 1981-02-02 | Static semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57130285A JPS57130285A (en) | 1982-08-12 |
| JPS6216472B2 true JPS6216472B2 (ja) | 1987-04-13 |
Family
ID=11847194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56013940A Granted JPS57130285A (en) | 1981-02-02 | 1981-02-02 | Static semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57130285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175850U (ja) * | 1987-05-06 | 1988-11-15 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583186A (ja) * | 1981-06-30 | 1983-01-08 | Fujitsu Ltd | スタティック半導体メモリ |
| JPS6061986A (ja) * | 1983-09-14 | 1985-04-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS60117490A (ja) * | 1983-11-29 | 1985-06-24 | Nec Ic Microcomput Syst Ltd | 半導体メモリ |
| JPS63166090A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | スタティック型メモリ |
| GB2277390B (en) * | 1993-04-21 | 1997-02-26 | Plessey Semiconductors Ltd | Random access memory |
-
1981
- 1981-02-02 JP JP56013940A patent/JPS57130285A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175850U (ja) * | 1987-05-06 | 1988-11-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57130285A (en) | 1982-08-12 |
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