JP2010015667A - データ伝達回路及びそれを備える半導体メモリ装置 - Google Patents

データ伝達回路及びそれを備える半導体メモリ装置 Download PDF

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Abstract

【課題】高速動作を保障するために行われる読み出し訓練（ＲＥＡＤ ＴＲＡＩＮＩＮＧ）に必要な訓練パターンを一時格納するレジスタが除去され、前記訓練パターンを伝達するラインの個数を減少させるデータ伝達回路及びそれを備える半導体メモリ装置を提供する。
【解決手段】本発明のデータ伝達回路は、訓練パターンロード命令とともに入力される訓練パターンデータを、前記訓練パターンロード命令が入力される度に１ビットずつラッチするラッチ部９０５と、ストローブ信号に応じて、前記ラッチ部９０５にラッチされる訓練パターンデータをロードするバッファ部９０７とを備えることを特徴とする。
【選択図】図９

Description

本発明は、データ伝達回路及びそれを備える半導体メモリ装置に関し、より詳細には、簡略化した構成のデータ伝達回路及びそれを備える半導体メモリ装置に関する。
半導体メモリ装置は、中央処理装置ＣＰＵ及びグラフィック処理装置ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などのデータ処理装置の読み出し命令にしたがって、前記データ処理装置から入力されるアドレスに対応する位置のデータを出力する。また、半導体メモリ装置は、前記データ処理装置の書き込み命令にしたがって、前記データ処理装置から入力されるアドレスに対応する位置に前記データ処理装置から入力されるデータを記録する。このような半導体メモリ装置の書き込み及び読み出し動作は、高速で行われる必要がある。
一般的に、書き込み動作及び読み出し動作が高速で行われるほど、半導体メモリ装置の動作性能がよいものと評価される。特に、画像のような多量のデータを処理する半導体メモリ装置のデータ出力のための所要時間は極めて重要な性能指標である。また、半導体メモリ装置から出力されたデータが正確に伝達されるほど、前記システムは安定的に動作する。
図１は、半導体メモリ装置の読み出し動作を説明するタイミング図である。同図は、高速半導体メモリ装置、例えば、グラフィック用システム内に備えられるＤＲＡＭと、ＧＰＵのクロックと、データとを示す。
同図に示すように、半導体メモリ装置は、ＧＰＵの読み出し命令に対応するデータＤＲＡＭ ＤＡＴＡをメモリクロックＤＲＡＭ ＣＬＯＣＫの立上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）及び立下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に同期して出力する。また、ＧＰＵは、グラフィッククロック（ＧＰＵ ＣＬＯＣＫ）の立上りエッジ及び立下りエッジでデータを読み取る。このとき、半導体メモリ装置から出力されたデータの有効ウィンドウ内にＧＰＵクロックの立上り及び立下りエッジが存在してこそＧＰＵが正確にデータを受信することができる。前記有効ウィンドウは、図面において「Ｕ１」で表示されている。 データ伝達過程において、半導体メモリ装置とＧＰＵとの間に存在する物理的要因によってデータ遅延（ＤＥＬＡＹ）が発生する。半導体メモリ装置は、メモリクロックＤＲＡＭ ＣＬＯＣＫのエッジに同期化してデータを出力するが、ＧＰＵは、伝達されるデータの有効ウィンドウ内、望ましくは、有効ウィンドウの中央にグラフィッククロックＧＰＵ ＣＬＯＣＫのエッジが位置することで正確にデータを受信することができる。したがって、メモリクロックＤＲＡＭ ＣＬＯＣＫとグラフィッククロックＧＰＵ ＣＬＯＣＫとの望ましい位相差は[０．５×ＵＩ］であり、したがって、望ましいデータ遅延は[ＤＥＬＡＹ＋０．５×ＵＩ］である。つまり、図示されているように、半導体メモリ装置とＧＰＵとの間の相違したクロック環境のため、伝達されるデータと、当該データを認識するためのクロック、すなわち、データトリガ（ｔｒｉｇｇｅｒ）信号間での不一致が存在する。
このような不一致を克服し、安定した動作を行うために、半導体メモリ装置を備えるシステムにおいて、半導体メモリ装置とＧＰＵとの間の遅延時間が予め規定される。例えば、読み出しストローブ信号及び書き込みストローブ信号のような別途の基準信号が定義される。
前記定義によるパラメータの値や関連情報は予め規定されているため、実際に実現されたシステムで予期しなかった動作環境の変化が発生した場合に、正常なデータの伝達を保障することができない。特に、高速動作システムにおいて、有効データウィンドウは段々と小さくなり、半導体メモリ装置とＧＰＵとの間で交換されるデータが増加するにつれて、安定したデータの伝達は段々と難しくなる。
近年の半導体メモリ装置及びＧＰＵは、データ訓練（ｄａｔａ ｔｒａｉｎｉｎｇ）を介して従来の問題点を克服し、高速データの伝達を行う。ここで、データ訓練は、読み出し動作及び書き込み動作のためのデータを安定的に伝達するために、制御装置（ｃｏｎｔｒｏｌｌｅｒ）と半導体メモリ装置との間で予め約束された訓練パターンを使用してデータ間のスキュー（ｓｋｅｗ）を調整する技術である。
近年提案されているグラフィック用半導体メモリ装置は、４Ｇｂｐｓ以上の高速データの伝送のために設計されており、このような高速動作の信頼性を保障するために、グラフィック用半導体メモリ装置はデータ訓練を行う。
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、高速動作を保障するために行われる読み出し訓練ＲＥＡＤ ＴＲＡＩＮＩＮＧに必要な訓練パターンを一時格納するレジスタが除去され、前記訓練パターンを伝達するラインの個数を減少させるデータ伝達回路及びそれを備える半導体メモリ装置を提供することにある。
そこで、上記の目的を達成するための本発明によるデータ伝達回路は、訓練パターンロード命令とともに入力される訓練パターンデータを、前記訓練パターンロード命令が入力される度に１ビットずつラッチするラッチ部と、ストローブ信号に応じて、前記ラッチ部にラッチされる訓練パターンデータをロードするバッファ部とを備えることを特徴とする。
また、上記の目的を達成するための本発明による半導体メモリ装置は、バッファを備え、訓練パターンデータを、訓練パターンロード命令が入力される度に位置信号に応じて１ビットずつラッチし、ストローブ信号に応じて前記ラッチされた訓練パターンデータを前記バッファにロードするデータ伝達回路と、訓練パターンロード命令とともに入力される制御信号に基づいて、前記訓練パターンロード命令とともに入力される訓練パターンデータがバッファにロードされる位置を示す位置信号を生成するデコーダ回路と、前記制御信号に基づいてストローブ信号を生成するストローブ信号生成回路とを備えることを特徴とする。
本発明によると、高速動作を保障するために行われる読み出し訓練に必要な訓練パターンを一時格納するレジスタを除去し、前記訓練パターンを伝達するラインの個数を減少させることにより、簡略な構成のデータ伝達回路及び半導体メモリ装置を提供することができる。
半導体メモリ装置の読み出し動作を説明するためのタイミング図である。 高速半導体メモリ装置のデータ訓練の順序を示したフローチャートである。 高速半導体メモリ装置のデータ入出力動作を説明するためのタイミング図である。 高速半導体メモリ装置の読み出し訓練を説明するためのフローチャートである。 図４に示された読み出し訓練の結果を説明するためのタイミング図である。 訓練パターンロード命令ＬＤＦＦに応じる訓練パターンロードを説明する概念図である。 訓練パターンロードを説明するタイミング図である。 訓練パターンロード動作を説明する概念図である。 本発明に係る半導体メモリ装置の訓練パターンロードの動作を説明する概念図である。 本発明に係る半導体メモリ装置を示したブロック図である。 図１０に示されたデコーダ回路を示した回路図である。 図１０に示されたストローブ信号生成回路を示した回路図である。 図９に示されたラッチ及びバッファを示した構成図である。
以下、添付された図面を参照して本発明の好ましい実施形態を詳細に説明する。
図２は、高速半導体メモリ装置のデータ訓練の順序を示すフローチャートである。
近年、提案されているグラフィック用半導体メモリ装置は、高速動作の信頼性を保障するためにデータ訓練を行う。例えば、グラフィック用半導体メモリ装置であるＧＤＤＲ（Ｇｒａｐｈｉｃ ＤＤＲ）５は、図２に示すように、アドレス訓練（ＡＤＤＲＥＳＳ ＴＲＡＩＮＩＮＧ）、クロックアライメント訓練（ＷＣＫ２ＣＫ ＡＬＩＧＮＭＥＮＴ ＴＲＡＩＮＩＮＧ）、読み出し訓練（ＲＥＡＤ ＴＲＡＩＮＩＮＧ）、及び書き込み訓練（ＷＲＩＴＥ ＴＲＡＩＮＩＮＧ）の順序でデータ訓練を行う。
アドレス訓練は、半導体メモリ装置のアドレスピンに入力されるデータのセットアップ・ホールド（ｓｅｔｕｐ／ｈｏｌｄ）時間とホストクロック（ＨＣＬＫ）とをアライン（ａｌｉｇｎ：整列、調整等）させるための訓練である。半導体メモリ装置は、アドレスピンによって命令（コマンド）とアドレスとモードレジスタセットコードとを受信するが、アドレスピンに入力されるデータのセットアップ・ホールド時間がアラインされていることで、命令とアドレスとモードレジスタセットとを正しく伝達できる。このため、アドレス訓練が一番先に行われる。ここで、ホストクロックＨＣＬＫは、命令及びアドレスの伝達過程で用いられるクロックである。
次に、データクロックＷＣＬＫとシステムクロックＣＬＫとをアラインするためのクロックアライメント訓練が行われる。
図３は、高速半導体メモリ装置のデータ入出力動作を説明するためのタイミング図である。
高速半導体メモリ装置の一例は、システムクロックＣＬＫの１周期１ｔｃｋ間、４個のデータを入出力するＱＤＲ（Ｑｕａｄ Ｄａｔａ Ｒａｔｅ）半導体メモリ装置である。ＱＤＲ半導体メモリ装置は、システムクロックＣＬＫ周期（ｔｃｋ＝１ＮＳ）の４倍である４Ｇｂｐｓの速度でデータを伝達する。
同図に示すように、半導体メモリ装置及びデータ処理装置を備えるシステムでは、相違した周波数のクロックを用いる。データクロックＷＣＬＫは、システムクロックＣＬＫの２倍の周波数を有するクロックであって、データ伝達の基準となる。システムクロックＣＬＫは、命令及びアドレス伝達の基準である。ＧＰＵは、半導体メモリ装置から出力されたデータＤ０〜Ｄ７をデータクロックＷＣＬＫの立上りエッジ及び立下りエッジに同期して受信する。
半導体メモリ装置及びＧＰＵは、データクロックＷＣＬＫの立上りエッジ及び立下りエッジでデータを識別するため、データクロックＷＣＬＫの立上りエッジ及び立下りエッジは有効ウィンドウ内に存在しなければならない。したがって、データ伝達における動作マージンは有効ウィンドウサイズ、例えば、[０．２５×ｔｃｋ］である。すなわち、システムクロックＣＬＫの動作周波数が高まるほどＧＰＵのデータ受信が難しくなる。このような半導体メモリ装置及びデータ処理装置の高速動作を保障するために、読み出し訓練及び書き込み訓練が必要である。一方、データクロックＷＣＫは、読み出し動作タイミングに影響を及ぼすため、読み出し訓練以前に、クロックアライメント訓練を介してデータクロックＷＣＫとシステムクロックＣＬＫとをアラインする必要がある。
図２に示すように、データクロックＷＣＫとシステムクロックＣＬＫとのアライン後は、読み出し訓練が行われる。読み出し訓練によりデータクロックＷＣＫとデータとの間のセットアップ・ホールド時間がアラインされる。読み出し訓練に必要な訓練データＴＲＡＩＮＩＮＧ ＤＡＴＡ、すなわち、訓練パターンは、セットアップ・ホールド時間が保障されたアドレスピンに入力されて、データ入出力回路を介してデータピンに伝達される。
データクロックＷＣＫとデータとの間のセットアップ・ホールド時間のアライン後、書き込みデータＷＲＩＴＥ ＤＡＴＡのセットアップ・ホールド時間のアラインのための書き込み訓練が、半導体メモリ装置によって行われる。書き込み訓練において、データピンに入力される書き込みデータが書き込み経路ＷＲＩＴＥ ＰＡＴＨで並列化（ｐａｒａｌｌｅｌｉｓａｔｉｏｎ）されて、読み出し経路ＲＥＡＤ ＰＡＴＨを介して伝達される。
このように、書き込み訓練で読み出し経路ＲＥＡＤ ＰＡＴＨが利用されるため、書き込み訓練以前に読み出し動作が保障されなければならない。したがって、読み出し訓練が書き込み訓練に先行する。
読み出し訓練を介してデータクロックＷＣＫとデータとの間のセットアップ・ホールド時間がアラインされると、システムクロックＣＬＫに合わせて出力される読み出しデータＲＥＡＤ ＤＡＴＡは、ＤＬＬがなくても識別することができる。
図４は、高速半導体メモリ装置の読み出し訓練を説明するためのフローチャートである。
半導体メモリ装置とデータ処理装置との間で行われる読み出し訓練は、半導体メモリ装置で訓練のための訓練パターンがロードされる過程と、半導体メモリ装置により読み出された訓練パターンが比較される過程とに分けられる。訓練パターンのロードは、訓練パターンロード命令ＬＤＦＦにしたがって行われ、訓練パターンの比較のための訓練パターンの読み出しは、読み出し訓練命令ＲＤＴＲにしたがって行われる。訓練パターンの比較は、読み出し訓練命令ＲＤＴＲにしたがって読み出された訓練パターンを使用してＧＰＵにより行われる。
より具体的には、図４に示すように、読み出し訓練は、訓練パターンをロードするステップＳ４０１と、訓練パターンを伝送するステップＳ４０３と、データクロックＷＣＬＫのエッジを有効ウィンドウ内に位置させる（アラインする）ステップＳ４０５、Ｓ４０７、Ｓ４０９と、データクロックＷＣＬＫのストローブ時点（トリガー時）を訓練パターンの第１番目の有効ウィンドウ内に位置させる（アラインする）ステップＳ４１１、Ｓ４１３とを含む。
訓練パターンをロードするステップＳ４０１は、ＧＰＵから伝送される訓練パターンロード命令ＬＤＦＦに基づいて半導体メモリ装置によって行われる。ＧＰＵから伝送される訓練パターンが半導体メモリ装置によってロードされる。
訓練パターンを伝送するステップＳ４０３は、ＧＰＵから伝送される読み出し訓練命令ＲＤＴＲに基づいて半導体メモリ装置によって行われる。つまり、半導体メモリ装置がＧＰＵに訓練パターンを伝送する。ＧＰＵは、ステップＳ４０１によって半導体メモリ装置へ伝送された訓練パターンと、半導体メモリ装置から伝送された訓練パターンとを比較することにより、読み出しデータＲＥＡＤ ＤＡＴＡとストローブとの間のオフセットを確認することができる。
半導体メモリ装置は、複数のデータ入出力パッドを介して訓練パターンを出力するが、すべてのデータ入出力パッドが同じ訓練パターンを出力することもでき、互いに異なる訓練パターンを出力することもできる。
ステップＳ４０５において、半導体メモリ装置から訓練パターンを受信したＧＰＵは、データクロックＷＣＬＫのエッジが有効ウィンドウ内に位置するか否かを確認する。確認の結果、データクロックＷＣＬＫのエッジの位相が遅いと、ステップＳ４０７に進んで当該位相を速め、データクロックＷＣＬＫのエッジの位相が速いと、ステップＳ４０９に進んで当該位相を遅延させる。
訓練パターンを伝送するステップＳ４０３と、データクロックＷＣＬＫのエッジを有効ウィンドウ内に位置させるステップＳ４０５、Ｓ４０７、Ｓ４０９とが繰り返し行われてデータクロックＷＣＬＫのエッジが有効ウィンドウ内に位置するようになると、ステップＳ４１１においてＧＰＵは、データクロックＷＣＬＫのストローブ時点が訓練パターンの第１番目の有効ウィンドウ内に位置するか否かを確認する。確認の結果、データクロックＷＣＬＫのストローブ時点が訓練パターンの第１番目の有効ウィンドウ内に位置しないと、ステップＳ４１３に進んでデータクロックＷＣＬＫのストローブ時点を訓練パターンの第１番目の有効ウィンドウに位置させる。
図５は、図４に示された読み出し訓練の結果を説明するタイミング図である。
同図に示すように、読み出し訓練の前では、データクロックＷＣＬＫのエッジが訓練パターンＤ０〜Ｄ７の有効ウィンドウ内に位置しないだけでなく、データクロックＷＣＬＫのストローブ時点が第１番目のデータＤ０の有効ウィンドウに位置していない。したがって、ＧＰＵの訓練パターンＤ０〜Ｄ７の安全な受信が保障されない。ここで、訓練パターンＤ０〜Ｄ７の有効ウィンドウの中央から現在のデータクロックＷＣＬＫのストローブ時点までの時間差が「Ａ」で表示されている。
訓練パターンを伝送するステップＳ４０３と、データクロックＷＣＬＫのエッジを有効ウィンドウ内に位置させるステップＳ４０５、Ｓ４０７、Ｓ４０９とが繰り返し行われて「Ａ」の時間差に対応する分、データクロックＷＣＬＫの位相が調整されることにより、データクロックＷＣＬＫのエッジが有効ウィンドウ内に位置するようになる。しかし、依然としてデータクロックＷＣＬＫのストローブ時点は、訓練パターンの第１番目のデータＤ０の有効ウィンドウに位置していない。ここで、第１番目のデータＤ０の有効ウィンドウの中央から現在のデータクロックＷＣＬＫのストローブ時点までの時間差が「Ｂ」で表示されている。
その後、ステップＳ４１１及びＳ４１３が行われると、データクロックＷＣＬＫのストローブ時点は、訓練パターンの第１番目のデータＤ０の有効ウィンドウと合わせられる。したがって、ＧＰＵはデータクロックＷＣＬＫの半周期間隔で訓練パターンＤ０〜Ｄ７の伝達を受けることができるようになる。
以上で説明したように、読み出し訓練は、訓練パターンロード命令ＬＤＦＦ及び読み出し訓練命令ＲＤＴＲの組み合わせで行われる。半導体メモリ装置は、アドレスピンを介して訓練パターンロード命令ＬＤＦＦとともに伝達される訓練パターンをロードし、読み出し訓練命令ＲＤＴＲにしたがってロードされた訓練パターンをデータ経路を介して出力する。ここで、訓練パターンロード命令ＬＤＦＦに応じた訓練パターンのロードは、通常の読み出し動作とは異なり、追加的な回路構成が要求されるが、これは、アドレスピンを介して受信された訓練パターンがデータ経路を介して伝達されなければならないためである。
図６は、訓練パターンロード命令ＬＤＦＦに応じる訓練パターンロードを説明する概念図であり、図７は、訓練パターンロードを説明するタイミング図である。
図６及び図７に示すように、読み出し訓練に必要な訓練パターンは、訓練パターンロード命令ＬＤＦＦとともに半導体メモリ装置のアドレスピンに入力される。訓練パターンロード命令ＬＤＦＦは、前記ホストクロックＨＣＬＫの立上りエッジに同期して入力され、前記訓練パターンは、前記ホストクロックＨＣＬＫの立上りエッジ及び立下りエッジに同期して入力される。図６及び図７において、読み出し訓練に必要な訓練パターンは例示的に１０個のビット、すなわち、Ａ０〜Ａ７、Ａ９、ＢＡ３、またはＡＤＤで表示する。
前述したように、読み出し訓練において訓練パターンは、訓練パターンロード命令ＬＤＦＦに応じてバッファＦＩＦＯにロードされ、読み出し訓練命令ＲＤＴＲに応じてバッファＦＩＦＯからデータ入出力回路を介してデータピンに出力される。図６は、アドレスピンを介して入力される訓練パターンＡ０〜Ａ７、Ａ９、及びＢＡ３がロードされるバッファＦＩＦＯとデータ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、及びＥＤＣ０との対応関係を例示的に示す。Ｎ個のアドレスピンを介して入力される訓練パターンＡ０〜Ａ７、Ａ９、及びＢＡ３の各々に対応するバッファＦＩＦＯは、Ｍビットのプリフェッチ（ｐｒｅ−ｆｅｔｃｈ）構造であって、Ｎ個のデータ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、及びＥＤＣ０の各々に備えられ、前記バッファＦＩＦ０を介して該当データピンに相当する訓練パターンが出力される。
図６及び図７は、データ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、及びＥＤＣ０の各々に対応する１０ビット（Ｎ＝１０）の訓練パターンが８番（Ｍ＝８）のデータパターンロード命令ＬＤＦＦとしてバッファＦＩＦＯにプリフェッチされる実施形態を示す。
訓練パターンとともに入力されるＰビットの制御信号、例えば、図６においてバーストアドレスＢＵＲＳＴ ＡＤＤＲＥＳＳまたはＢＡ０〜ＢＡ２で表示している制御信号（Ｐ＝３）は、訓練パターンがバッファＦＩＦＯにロードされる位置情報を含む。例えば、前記実施形態において、個々の訓練パターンロード命令ＬＤＦＦとともに入力される３ビットの制御信号に応じて８ビットの訓練パターンは、プリフェッチ構造のバッファＦＩＦＯに順次格納されるようにマッピングされる。したがって、プリフェッチ構造であるバッファＦＩＦＯの最後の格納位置に対応する訓練パターンデータは、例えば、[１１１]の制御信号とともに入力され、前記[１１１]の制御信号は、バッファＦＩＦＯの１ステージのプリフェッチ完了を示す。本明細書では、バッファＦＩＦＯの最後の格納位置情報を示す制御信号、例えば、前記バッファＦＩＦＯの１ステージのプリフェッチ完了を意味する[１１１]の制御信号は、特に、バッファロード信号ＦＩＦＯ ＬＯＡＤと呼ばれる。
図７に示された位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７については、後述する。
ここで、本明細書において説明している訓練パターンが伝達されるデータ伝達回路の個数（Ｎ）、バッファＦＩＦＯの個数（Ｌ）、プリフェッチ構造（Ｍ）、及び制御信号のビット数（Ｐ）は、設計の必要に応じて様々に変化し得ることは、本発明の属する技術分野における通常の知識を有した者にとって明白である。
例えば、図６に示すように、訓練パターンロード命令ＬＤＦＦに応じてバッファＦＩＦＯにロードされる訓練パターンデータ、例えば、Ａ０は、４個のデータ入出力回路ＢＹＴＥ０〜ＢＹＴＥ３に伝達され得る。この場合、各訓練パターンデータをロードするバッファＦＩＦＯの個数は、データ入出力回路ＢＹＴＥ０〜ＢＹＴＥ３に対応する４個（Ｌ＝４）であり、訓練パターンデータ、例えば、Ａ０は、４個のデータ入出力回路の各々に互いに対応するデータ伝達回路、例えば、ＤＱ０、ＤＱ８、ＤＱ１６、及びＤＱ２４に伝達され得る。各訓練パターンデータ、例えば、Ａ０をロードするバッファＦＩＦＯは、各データ伝達回路ＤＱ０、ＤＱ８、ＤＱ１６、及びＤＱ２４に備えられる。
一方、今までは、訓練パターンが訓練パターンロード命令ＬＤＦＦに応じてバッファＦＩＦＯにロードされる概念を説明した。しかし、より具体的には、半導体メモリ装置に入力される訓練パターンは、直ちにバッファＦＩＦＯにロードされるのではなく、訓練パターンは、一時レジスタ（ｔｅｍｐｏｒａｒｙ ｒｅｇｉｓｔｅｒ）に一時格納されてから、一度にバッファＦＩＦＯにロードされる。
図８は、訓練パターンロードの動作を説明する概念図である。
同図に示すように、半導体メモリ装置において、訓練パターンをロードするための構成は、一時レジスタ８０１、アドレス経路８０３、ラッチ部８０５、及びバッファ部８０７である。
まず、アドレスピンを介して入力される訓練パターンＡ０〜Ａ７、Ａ９、及びＢＡ３は一時レジスタ８０１に一時格納され、このような一時格納過程は、バッファロード信号ＦＩＦＯ ＬＯＡＤが入力されるまで行われる。したがって、必要な一時レジスタ８０１の大きさはＮ×Ｍビットであり、前記実施形態の場合は１０×８ビットである。
バッファロード信号ＦＩＦＯ ＬＯＡＤが入力されると、一時レジスタ８０１に格納されたＮ×Ｍビットの訓練パターンがＮ×Ｍ個のラインのアドレス経路８０３を介して一度にラッチ部８０５に伝達され、その後、ラッチ部８０５に伝達された訓練パターンがデータ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、及びＥＤＣ０の各々のバッファ部８０７にロードされる。ラッチ部８０５及びバッファ部８０７の個数は、それぞれＮ個、例えば、図８に示された実施形態の場合は１０個であり、前記個数は、訓練パターンが伝達されるデータ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、及びＥＤＣ０の個数に対応する。ラッチ部８０５及びバッファ部８０７のそれぞれの大きさは、データ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、及びＥＤＣ０の各々に対してバッファロード信号ＦＩＦＯ ＬＯＡＤが入力されるまでＭ番目の訓練パターンロード命令ＬＤＦＦとともに入力されてバッファＦＩＦＯにプリフェッチされる訓練パターンの大きさであるＭビット、例えば、図８に示された実施形態の場合、８ビットに対応する。
前述したように、訓練パターンは、バッファロード信号ＦＩＦＯ ＬＯＡＤが入力されるまで一時レジスタ８０１に一時格納されてから、一度にＮ×Ｍ個ラインのアドレス経路８０３を介してラッチ部８０５に伝達され、一時レジスタ８０１とラッチ部８０５との間のＮ×Ｍ個ラインのアドレス経路８０３はかなり長いため、チップ面積の多くの部分を占める。
本発明によると、一時レジスタ８０１を除去し、一時レジスタ８０１とラッチ部８０５との間のアドレス経路８０３のライン数をＮ×１個に減らして、簡略な構成の半導体メモリ装置を提供する。
図９は、本発明に係る半導体メモリ装置の訓練パターンロード動作を説明する概念図である。
同図に示すように、本発明の半導体メモリ装置において、訓練パターンをロードするための構成は、アドレス経路９０３、ラッチ部９０５、及びバッファ部９０７である。
本発明によると、半導体メモリ装置に入力される訓練パターンが直ちにバッファ部９０７にロードされないという点は前述のとおりである。
しかし、本発明によると、一時レジスタ８０１が不要であり、アドレス経路９０３はＮ×１個のラインで構成される。本発明によると、データ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、及びＥＤＣ０の各々に対して訓練パターンロード命令ＬＤＦＦが入力される度に共に入力される１ビットの訓練パターンデータが直ちにラッチ部９０５に伝達され、このような伝達過程はバッファロード信号ＦＩＦＯ ＬＯＡＤが入力されるまで行われる。その後、バッファロード信号ＦＩＦＯ ＬＯＡＤが入力されると、ラッチ部９０５に伝達された訓練パターンがバッファ部９０７にロードされる。
前述したように、本発明によると、訓練パターンロード命令ＬＤＦＦが入力される度に共に入力される１ビットの訓練パターンデータが直ちにラッチ部９０５に伝達されるため、一時レジスタ８０１が不要であり、アドレス経路８０３のライン数がＮ×１個に減少することによって、アドレス経路のライン個数が１／Ｍに減少した構成の半導体メモリ装置を提供できる。
図１０は、本発明に係る半導体メモリ装置を示したブロック図である。
同図に示すように、本発明に係る半導体メモリ装置は、リピータ回路１００１、デコーダ回路１００３、ストローブ信号生成回路１００５、及びデータ入出力回路１００７（ＢＹＴＥ０）、１００９（ＢＹＴＥ１）を備える。ここで、図１０は、２個のデータ入出力回路１００７及び１００９が、１６個のデータ伝達回路ＤＱ０〜ＤＱ１５と、２個のデータバス反転回路ＤＢＩ０、ＤＢＩ１と、２個のエラー検出コード回路ＥＤＣ０、ＥＤＣ１と、を備える実施形態を示す。この場合、１個の訓練パターンデータ、例えばＡ０は、各データ入出力回路１００７、１００９の互いに対応するデータ伝達回路、例えば、ＤＱ０及びＤＱ８に伝達され得る。
データ伝達回路ＤＱ０〜ＤＱ１５と、データバス反転回路ＤＢＩ０、ＤＢＩ１と、エラー検出コード回路ＥＤＣ０、ＥＤＣ１とは、全て同じ構造を有するため、前記回路は、全て本明細書でデータ伝達回路として通称することができる。データ伝達回路ＤＱ０〜ＤＱ１５、ＤＢＩ０、ＥＤＣ０、ＤＢＩ１、ＥＤＣ１は、それぞれバッファ部９０７を備えている。ここで、設計上の必要に応じて４個のデータ入出力回路ＢＹＴＥ０〜ＢＹＴＥ３を備える実施形態も自明であるという点は、先に図６の関連説明において言及されているとおりである。
参考に、データバス反転回路ＤＢＩ０、ＤＢＩ１は通常、半導体メモリ装置が出力するデータが反転したデータであるか否かを示すデータバス反転ＤＢＩ（Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ）情報を出力する。エラー検出コード回路ＥＤＣ０、ＥＤＣ１は、通常、トグルし続ける信号であるエラー検出コードＥＤＣ（Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ Ｃｏｄｅ）を出力する。ＤＢＩ及びＥＤＣは、ＪＥＤＥＣの超高速メモリ装置と関連して定義されているため、詳細な説明は省略する。
リピータ回路１００１は、訓練パターンロード命令ＬＤＦＦにより生成されるパルス信号ＬＤＦＦＥＮと、アドレスピンを介して入力される訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３と、制御信号ＢＡ０〜ＢＡ２とを分配する。すなわち、各々の訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３は、データ入出力回路１００７のデータ伝達回路ＤＱ０〜ＤＱ７、ＤＢＩ０、ＥＤＣ０およびデータ入出力回路１００９のデータ伝達回路ＤＱ８〜ＤＱ１５、ＤＢＩ１、ＥＤＣ１に伝達され、パルス信号ＬＤＦＦＥＮ及び制御信号ＢＡ０〜ＢＡ２は、デコーダ回路１００３及びストローブ信号生成回路１００５に伝達される。図１０の実施形態においてリピータ回路１００１は、同じ訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３を複製してデータ入出力回路１００７、１００９の各々に伝達する。
デコーダ回路１００３は、リピータ回路１００１から出力されるパルス信号ＬＤＦＦＥＮ及び制御信号ＢＡ０〜ＢＡ２に基づいて位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７を生成する。データ伝達回路ＤＱ０〜ＤＱ１５、ＤＢＩ０、ＥＤＣ０、ＤＢＩ１、ＥＤＣ１は、位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７に基づいて各訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３をバッファ部９０７の所定位置にロードする。
ストローブ信号生成回路１００５は、リピータ回路１００１から出力されるパルス信号ＬＤＦＦＥＮ及び制御信号ＢＡ０〜ＢＡ２に基づいてストローブ信号ＦＩＦＯ ＳＴＲＯＢＥを生成する。データ伝達回路ＤＱ０〜ＤＱ１５、ＤＢＩ０、ＥＤＣ０、ＤＢＩ１、ＥＤＣ１は、ストローブ信号ＦＩＦＯ ＳＴＲＯＢＥに基づいてラッチ部９０５に格納された訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３をバッファ部９０７に伝達する。
図１１は、図１０に示されたデコーダ回路を示した回路図である。
同図に示すように、デコーダ回路１００３は、リピータ回路１００１から出力されるパルス信号ＬＤＦＦＥＮ及び制御信号ＢＡ０〜ＢＡ２に基づいて位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７の各々を生成する位置信号生成回路を備える。一実施形態として、各位置信号生成回路は、パルス信号ＬＤＦＦＥＮを入力信号とするＰＭＯＳモストランジスタと、パルス信号ＬＤＦＦＥＮ及び正の制御信号または負の制御信号ＢＡ０〜ＢＡ２、ＢＡ０#〜ＢＡ２#を入力信号とするＮＭＯＳトランジスタとが直列に接続される。ＰＭＯＳトランジスタのドレイン端子にインバータが接続され、前記インバータから位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７が出力される。
パルス信号ＬＤＦＦＥＮは、位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７のディセーブルを制御する。すなわち、ローレベルのパルス信号ＬＤＦＦＥＮによりＰＭＯＳトランジスタがターンオンされると、全ての位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７がローレベルにディセーブルされる。パルス信号ＬＤＦＦＥＮがハイレベルにイネーブルされた状態では、正の制御信号または負の制御信号ＢＡ０〜ＢＡ２、ＢＡ０#〜ＢＡ２#の組み合わせによって位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７がイネーブルされる。例えば、位置信号ＬＤＦＦＳＴＢＰ０を生成する位置信号生成回路の場合、入力信号は、負の制御信号ＢＡ０#〜ＢＡ２#でありうる。すなわち、負の制御信号ＢＡ０#〜ＢＡ２#が全てハイレベル状態で各ＮＭＯＳトランジスタに入力されると、位置信号ＬＤＦＦＳＴＢＰ０がハイレベルにイネーブルされる。この場合、残りの位置信号ＬＤＦＦＳＴＢＰ１〜ＬＤＦＦＳＴＢＰ７は、ローレベルにディセーブルされる。
これをまとめると、図１１に示された各位置信号生成回路は、制御信号ＢＡ０〜ＢＡ２に応じて各訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３がバッファ部９０７に格納される各位置に対応する位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７を排他的にイネーブルさせる。
位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７のイネーブルタイミングは、図７に示されている。
図１２は、図１０に示されたストローブ信号生成回路を示した回路図である。
同図に示すように、ストローブ信号生成回路１００５は、位置信号生成回路１２０１と、第１のマルチプレクサ１２０３と、ストローブ信号生成器１２０５と、遅延部１２０７とを備える。
位置信号生成回路１２０１は、バッファ部９０７の最後の格納位置に対応する位置信号ＬＤＦＦＳＴＢＰ７を生成する。
第１のマルチプレクサ１２０３は、位置信号ＬＤＦＦＳＴＢＰ７と読み出しストローブパルスＩＳＯＳＴＢＡとのうちの１つをデータローディングフラグ信号ＬＤＦＦ＿ＦＬＡＧに対応して選択する。読み出しストローブパルスＩＳＯＳＴＢＡは、半導体メモリ装置の一般的な読み出し動作過程において、単位セルから出力されたデータをデータ入出力回路の出力端に伝達するための制御信号であり、データローディングフラグ信号ＬＤＦＦ＿ＦＬＡＧは、読み出し訓練過程の間に活性化される信号である。すなわち、第１のマルチプレクサ１２０３は、半導体メモリ装置が正常的な読み出し動作を行う場合には、読み出しストローブパルスＩＳＯＳＴＢＡを出力する一方、読み出し訓練過程では位置信号ＬＤＦＦＳＴＢＰ７を出力する。
ストローブ信号生成器１２０５は、第１のマルチプレクサ１２０３の出力に応じて一定時間の間にイネーブルされるストローブ信号ＦＩＦＯ ＳＴＲＯＢＥを生成する。ストローブ信号ＦＩＦＯ ＳＴＲＯＢＥのイネーブル期間は、半導体メモリ装置の動作環境によって決まる。
遅延部１２０７は、位置信号生成回路１２０１から出力される位置信号ＬＤＦＦＳＴＢＰ７を所定時間遅延させて第１のマルチプレクサ１２０３に伝達する。前述したように、図１２に示された一実施形態において、バッファ部９０７の最後の格納位置に対応する位置信号ＬＤＦＦＳＴＢＰ７を生成する制御信号ＢＡ０〜ＢＡ２は、バッファロード信号ＦＩＦＯ ＬＯＡＤである。本発明によると、訓練パターンデータは、バッファロード信号ＦＩＦＯ ＬＯＡＤが入力されるまでラッチ部９０５に格納され、バッファロード信号ＦＩＦＯ ＬＯＡＤが入力されると、その間にラッチ部９０５に格納された訓練パターンがバッファ部９０７にロードされるが、バッファロード過程は、バッファロード信号ＦＩＦＯ ＬＯＡＤに応じてラッチ部９０５に当該訓練パターンの最後のデータが格納された後に行われなければならない。したがって、バッファロード過程が所定時間後に行われるように遅延部１２０７を備える。つまり、ストローブ信号ＦＩＦＯ ＳＴＲＯＢＥは、バッファロード信号ＦＩＦＯ ＬＯＡＤに応じてラッチ部９０５に当該訓練パターンの最後のデータが格納された後にイネーブルされる。
位置信号ＬＤＦＦＳＴＢＰ７とストローブ信号ＦＩＦＯ ＳＴＲＯＢＥとのイネーブルタイミングは、図７に示されている。
図１３は、図９に示されたラッチ及びバッファを示した構成図であって、例えば、図９及び図１０に示されたデータ伝達回路ＤＱ０〜ＤＱ１５、ＤＢＩ０、ＤＢＩ１、ＥＤＣ０、ＥＤＣ１の各々に備えられるラッチ部９０５とバッファ部９０７とを示す。
図１３のラッチ部９０５を構成する８個のラッチ回路１３０１〜１３１５は、図９に示された一実施形態のラッチ部９０５において０ないし７で表示されているラッチ回路の各々に対応する。図１３において、８個のラッチ回路１３０１〜１３１５は、全て同じ構成であり、ただし、ラッチ回路１３０１〜１３１５の各々に位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７が入力され、当該位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７は、各々のラッチ回路１３０１〜１３０５にプリフェッチされる８ビットの訓練パターンデータのバッファ部９０７に格納される位置に対応する。
一方、ラッチ回路１３０１〜１３１５は、通常の読み出し動作過程でセルから読み出されたデータＲＧＩＯＥＶ０〜ＲＧＩＯＥＶ３、ＲＧＩＯＯＤ０〜ＲＧＩＯＯＤ３を各々バッファ部９０７の所定位置ＲＧＩＯ＿ＥＶ０〜ＲＧＩＯ＿ＥＶ３、ＲＧＩＯ＿ＯＤ０〜ＲＧＩＯ＿ＯＤ３に伝達する。
図１３において、ラッチ回路１３０１〜１３１５の各々にプリフェッチされる８ビットの訓練パターンデータ、例えば、データ伝達回路ＤＱ０のバッファ部９０７にプリフェッチされる８ビットのＡ０は、「ＬＤＦＦＤ０」で表示される。具体的には、負の訓練パターンデータＬＤＦＦＤ０#が、ラッチ回路１３０１〜１３１５に格納される。
例えば、ラッチ回路１３０１は、負の訓練パターンデータＬＤＦＦＤ０#を一時格納するインバータラッチ１３１９を備える。
インバータラッチ１３１９は、第２のマルチプレクサ１３１７から選択的に出力される訓練パターンデータＬＤＦＦＤ０#または通常の読み出しデータＲＧＩＯＥＶ０#を一時格納する。
第２のマルチプレクサ１３１７は、位置信号ＬＤＦＦＳＴＢＰ０及び読み出しデータ伝達制御信号ＰＩＮ＿ＳＵＭに基づいて訓練パターンデータＬＤＦＦＤ０#または通常の読み出しデータＲＧＩＯＥＶ０#を選択的にインバータラッチ１３１９に伝達する。読み出しデータ伝達制御信号ＰＩＮ＿ＳＵＭは、訓練パターンがロードされる期間の間、ハイレベルに維持される信号である。
第２のマルチプレクサ１３１７は、２個のトランスミッションゲート１３２１、１３２３を備える。
第１のトランスミッションゲート１３２１は、ＮＭＯＳトランジスタのゲートに接続されたインバータを備え、読み出しデータ伝達制御信号ＰＩＮ＿ＳＵＭに応じて読み出しデータＲＧＩＯＥＶ０#をインバータラッチ１３１９に伝達する。読み出しデータ伝達制御信号ＰＩＮ＿ＳＵＭがハイレベルに維持される訓練パターンロード期間には、読み出しデータＲＧＩＯＥＶ０#が伝達されない。
第２のトランスミッションゲート１３２３は、ＰＭＯＳトランジスタのゲートに接続されたインバータを備え、位置信号ＬＤＦＦＳＴＢＰ０に応じて訓練パターンデータＬＤＦＦＤ０#をインバータラッチ１３１９に伝達する。位置信号ＬＤＦＦＳＴＢＰ０がハイレベルに維持されている間、訓練パターンデータＬＤＦＦＤ０#がインバータラッチ１３１９に伝達されて一時格納され、バッファ部９０７の対応位置（例えば、ＲＧＩＯ＿ＥＶ０）に伝達される。
第２のマルチプレクサ１３１７に備えられた２個のトランスミッションゲート１３２１、１３２３の各々は、インバータラッチ１３１９とともにラッチ回路を構成する。すなわち、読み出しデータ伝達制御信号ＰＩＮ＿ＳＵＭとともに選択的にイネーブルされる位置信号ＬＤＦＦＳＴＢＰ０〜ＬＤＦＦＳＴＢＰ７により、各訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３がバッファ部９０７の対応位置ＲＧＩＯ＿ＥＶ０〜ＲＧＩＯ＿ＥＶ３、ＲＧＩＯ＿ＯＤ０〜ＲＧＩＯ＿ＯＤ３に伝達される。例えば、バッファ部９０７は、各格納位置ＲＧＩＯ＿ＥＶ０〜ＲＧＩＯ＿ＥＶ３、ＲＧＩＯ＿ＯＤ０〜ＲＧＩＯ＿ＯＤ３にラッチ回路を備えることができ、バッファ部９０７に備えられたラッチ回路は、トランスミッションゲート１３２３及びインバータラッチ１３１９とともにフリップフロップを構成する。バッファ部９０７に備えられたラッチ回路は、ストローブ信号ＦＩＦＯ ＳＴＲＯＢＥに応じてイネーブルされる制御信号ＲＤＰＩＮＢに応答してラッチ回路１３０１〜１３１５から伝達される各訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３をラッチする。
これにより、バッファ部９０７は、訓練パターンデータＡ０〜Ａ７、Ａ９、ＢＡ３を訓練パターンロード命令ＬＤＦＦが入力される度に１ビットずつプリフェッチするラッチ部９０５を介して訓練パターンをロードする。バッファ部９０７にロードされた訓練パターンは、データ伝達回路（例えば、ＤＱ０〜ＤＱ１５、ＤＢＩ０、ＤＢＩ１、ＥＤＣ０、ＥＤＣ１）を介してデータピンに出力される。
本発明は、上記の実施形態及び添付された図面によって限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な置換、変形、及び変更が可能であるということが、本発明の属する技術分野における通常の知識を有した者において明白であろう。

Claims (21)

  1. 訓練パターンロード命令とともに入力される訓練パターンデータを、前記訓練パターンロード命令が入力される度に１ビットずつラッチするラッチ部と、
    ストローブ信号に応じて、前記ラッチ部にラッチされる訓練パターンデータをロードするバッファ部と、
    を備えることを特徴とするデータ伝達回路。
  2. 前記ストローブ信号は、
    前記訓練パターンロード命令とともに入力される、前記バッファ部の１ステージのプリフェッチ完了を示すバッファロード信号に応じてイネーブルされることを特徴とする請求項１に記載のデータ伝達回路。
  3. 前記ラッチ部は、
    制御信号に基づいて生成される位置信号に応じて、前記訓練パターンデータをラッチする第１のラッチ回路を備え、
    前記制御信号は、前記訓練パターンロード命令とともに入力され、前記訓練パターンデータがロードされる前記バッファ部内の位置情報を含むことを特徴とする請求項１に記載のデータ伝達回路。
  4. 前記第１のラッチ回路は、
    前記位置信号がイネーブルされると、前記訓練パターンデータを通過させる第１のトランスミッションゲートと、
    該第１のトランスミッションゲートを通過する前記訓練パターンデータをラッチするインバータラッチと、
    を備えることを特徴とする請求項３に記載のデータ伝達回路。
  5. 前記第１のラッチ回路は、
    前記データ伝達回路の読み出し訓練期間中はハイレベルにイネーブルされる読み出しデータ伝達制御信号が、ディセーブルされると、通常の読み出しデータを通過させる第２のトランスミッションゲートをさらに備え、
    該第２のトランスミッションゲートは、前記インバータラッチの入力端に前記第１のトランスミッションゲートと並列に接続されることを特徴とする請求項４に記載のデータ伝達回路。
  6. 前記バッファ部は、
    前記ラッチ部の第１のラッチ回路に対応する第２のラッチ回路を備え、
    前記バッファ部の第２のラッチ回路は、
    前記ストローブ信号に基づいて、前記ラッチ部の第１のラッチ回路から伝達される訓練パターンデータをラッチすることを特徴とする請求項３に記載のデータ伝達回路。
  7. 前記ラッチ部は、
    前記バッファ部のプリフェッチ構造に相当する数のラッチ回路を備えることを特徴とする請求項１に記載のデータ伝達回路。
  8. 前記バッファ部は、
    ８ビットプリフェッチ構造であることを特徴とする請求項１に記載のデータ伝達回路。
  9. バッファ部を備え、訓練パターンデータを、訓練パターンロード命令が入力される度に位置信号に応じて１ビットずつラッチし、ストローブ信号に応じて前記ラッチされた訓練パターンデータを前記バッファ部にロードするデータ伝達回路と、
    訓練パターンロード命令とともに入力される制御信号に基づいて、前記訓練パターンロード命令とともに入力される訓練パターンデータがロードされる前記バッファ部内の位置を示す位置信号を生成するデコーダ回路と、
    前記制御信号に基づいてストローブ信号を生成するストローブ信号生成回路と、
    を備えることを特徴とする半導体メモリ装置。
  10. 前記ストローブ信号生成回路は、
    前記制御信号のうち、前記バッファ部の１ステージのプリフェッチ完了を示すバッファロード信号に応じて、前記ストローブ信号をイネーブルさせることを特徴とする請求項９に記載の半導体メモリ装置。
  11. 前記ストローブ信号生成回路は、
    前記バッファロード信号に基づいて、前記バッファロード信号とともに入力される訓練パターンデータが前記バッファにロードされる位置を示す第１の位置信号を生成する第１の位値信号生成回路と、
    該第１の位値信号生成回路により生成される第１の位置信号に基づいて、前記ストローブ信号を生成するストローブ信号生成回路と、
    を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
  12. 前記ストローブ信号生成回路は、
    前記第１の位値信号生成回路により生成される第１の位置信号を所定量遅延させる遅延部をさらに備えることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記ストローブ信号生成回路は、
    前記第１の位値信号生成回路により生成される第１の位置信号及び読み出しストローブパルス信号のうちのいずれか１つを選択的に伝達する第１のマルチプレクサを備え、
    前記第１のマルチプレクサは、前記ストローブ信号生成回路の入力端に接続されることを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記デコーダ回路は、
    前記制御信号に基づいて、前記位置信号をイネーブルさせる複数の位置信号生成回路を備えることを特徴とする請求項９に記載の半導体メモリ装置。
  15. 前記データ伝達回路は、
    前記訓練パターンデータを前記訓練パターンロード命令が入力される度に１ビットずつ前記位置信号に応じてラッチするラッチ部を備え、
    前記バッファ部は、ストローブ信号に応じて前記ラッチ部にラッチされる訓練パターンデータをロードすることを特徴とする請求項９に記載の半導体メモリ装置。
  16. 前記ラッチ部は、複数の第１のラッチを備え、
    該複数の第１のラッチの各々は、
    前記位置信号がイネーブルされると前記訓練パターンデータを通過させる第１のトランスミッションゲートと、
    該第１のトランスミッションゲートを通過する前記訓練パターンデータをラッチするインバータラッチと、
    を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  17. 前記第１のラッチは、
    前記半導体メモリ装置の読み出し訓練期間中はハイレベルにイネーブルされる読み出しデータ伝達制御信号が、ディセーブルされると、通常の読み出しデータを通過させる第２のトランスミッションゲートをさらに備え、
    該第２のトランスミッションゲートは、前記インバータラッチの入力端に前記第１のトランスミッションゲートと並列に接続されることを特徴とする請求項１６に記載の半導体メモリ装置。
  18. 前記バッファ部は、
    前記ラッチ部の第１のラッチ回路に対応する第２のラッチ回路を備え、
    前記バッファ部の第２のラッチ回路は、
    前記ストローブ信号に基づいて、前記ラッチ部の第１のラッチ回路から伝達される訓練パターンデータをラッチすることを特徴とする請求項１５に記載の半導体メモリ装置。
  19. 前記ラッチ部は、
    前記バッファ部のプリフェッチ構造に相当する数のラッチ回路を備えることを特徴とする請求項１５に記載の半導体メモリ装置。
  20. 前記訓練パターンロード命令とともに入力される複数の訓練パターンデータの各々に対応するよう、前記データ伝達回路を複数個備えることを特徴とする請求項９に記載の半導体メモリ装置。
  21. 前記訓練パターンロード命令とともに入力される複数の訓練パターンデータの各々を複製するリピータ回路をさらに備え、
    該リピータ回路によって複製された複数の訓練パターンデータの各々に対応するよう、前記データ伝達回路を複数個備えることを特徴とする請求項９に記載の半導体メモリ装置。
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