KR19980079530A

KR19980079530A - 동기식 디램 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치 및 동기식 디램 코어의 테스트 방법

Info

Publication number: KR19980079530A
Application number: KR1019970068677A
Authority: KR
Inventors: 마코토 하타케나카; 아키라 야마자키; 시게키 토미시마; 타다토 야마가타
Original assignee: 키타오카 타카시; 미쓰비시 덴키 가부시끼가이샤
Priority date: 1997-04-04
Filing date: 1997-12-15
Publication date: 1998-11-25
Also published as: US5910181A; KR100286185B1; DE19755707A1; CN1195891A; CN1110856C; TW439036B; JPH10283777A

Abstract

본 발명의 목적은 SDRAM과 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 얻는 것이다.

본 발명은, 범용의 SDRAM 코어에 외부에서 입력되는 외부 제어 신호를 내부 제어 신호로 디코드하는 기능을 갖는 SDRAM 제어기를 구비한다.

Description

동기식 디램 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치 및 동기식 디램 코어의 테스트 방법

본 발명은, 동기식 다이나믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory)(이하, SDRAM이라 한다) 코어(core)와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치로서, SDRAM 코어와 논리 회로 사이의 고속 인터페이스를 실현하는 반도체 집적 회로 장치 및 SDRAM 코어와 논리 회로 사이의 고속 인터페이스를 실현하면서, SDRAM 코어 단체(單體)를 외부 단자에서 직접 테스트하는 것이 가능한 반도체 집적 회로 장치 및 그 테스트 방법에 관한 것이다.

최근, 반도체 집적 회로의 기술은 고 집적화/고속화를 목표로 한 기술 혁신을 해오고 있다. 이러한 기술은, DRAM 등의 반도체 기억 장치, 마이크로 프로세서 등의 반도체 논리 회로 장치 등의 반도체 제품을 제조하는 데 응용되기 때문에, 각 반도체 장치의 제조에 최적화된 기술 경향(trend)의 연장선상에 위치하고 있다. 즉, 같은 반도체이면서, 다른 제조 기술을 가지고 있기 때문에, 반도체 기억 장치와 반도체 논리 회로 장치를 단일의 반도체 칩상에 혼재하여 제조하기 위해서는 많은 과제가 존재한다. 이러한 과제 중에서도, 고 집적화/고속화라는 보편적인 과제보다도, 어떻게 단일 칩상에 제조할 것인가 하는 종래 기술의 연장선상에서는 달성할 수 없는 신규한 과제를 해결하는 데 주력할 필요가 있고, 전자(前者)의 과제가 겨우 해결되어 있는 것이 현 상태이다. 본 발명은, 단일 칩상에 반도체 기억 장치와 반도체 논리 회로 장치를 혼재한 반도체 집적 회로 장치를 고속화하는 후자의 과제를 해결할 필요가 있다.

도 12는 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 제 1 종래예를 도시하는 블럭도이다.

외부 입력 단자군(101)은 논리 회로(102)에 접속되어, SDRAM으로는 외부 제어 신호가 입력된다. 논리 회로(102)는 SDRAM 제어기(103)와 접속되어 있다. SDRAM 제어기(103)는 범용의 SDRAM 코어(104)와 접속되어 있다.

또한, 외부 단자군(101)의 외부 클럭 입력 단자(105)에는 외부 클럭 신호가 입력되고, 외부 클럭 신호는 클럭 생성 수단(106)을 지나서 논리 회로(102), SDRAM 제어기(103) 및 범용 SDRAM 코어(104)로 내부 클럭 신호로서 공급되고 있다.

여기서, 클럭 생성 수단(106)은 단순한 버퍼, 혹은 체배(遞倍) 회로, 혹은 분주 회로로 구성되어, 외부 클럭 신호에 동기한 내부 클럭 신호(107)를 생성한다. 또, 여기에서 사용된 클럭 생성 수단(106)의 예는 일반적인 회로이기 때문에 설명에 대해서는 생략한다.

SDRAM 코어(104)는 범용의 단체(stand-alone) SDRAM과 같은 인터페이스를 가지고 있으며, 즉, 행 어드레스 스트로브(이하, /RAS라 한다), 열 어드레스 스트로브(이하, /CAS라 한다), 기입 인에이블(이하, /WE라 한다) 등의 외부 제어 신호가 커맨드 디코더에 의해 내부 제어 신호로 디코드된 후, 내부 클럭 신호(107)의 상승 에지 타이밍에서 디코드 결과를 취입하여, SDRAM 코어의 동작을 규정하는 커맨드를 결정한다.

SDRAM 코어(104)는 SDRAM 제어기(103)로부터의 /RAS(108), /CAS(109), /WE(110), 어드레스(111), 데이터 입력(112)을 수신하여, SDRAM 제어기(103)로 데이터 출력(l13)을 반송한다.

커맨드 디코더에서의 디코드(커맨드)의 일례를 다음에 나타낸다.

범용의 단체 SDRAM에는 외부 단자수의 제한이 있기 때문에, 이러한 외부 제어 신호를 디코드하는 방식을 채용하고 있어, 적은 신호 개수로 뱅크의 활성화(ACT), 프리차지(PRC), 라이트(WRITE), 리드(READ), 리프레시(REF) 등의 상세한 동작을 규정한다.

커맨드 디코더의 출력인 내부 제어 신호(ACT(114), PRC(115), WRITE(116), READ(117), REF(118))는 디코드 결과로서 입력 동기용 래치에 인가된다.

입력 동기용 래치에서는, 내부 클럭 신호(107)에 동기하여 그들 내부 제어 신호를 취입한다.

타이밍 생성 회로에서는, 입력 동기용 래치에 취입된 내용으로부터, SDRAM 코어의 동작에 필요한 내부 동작 신호를 생성하여, 메모리 어레이에 신호를 인가한다.

이 신호에 응답하여 메모리 어레이로부터 출력되는 판독 데이터는 출력 제어 회로에 입력된다.

SDRAM 코어(104)에 입력된 데이터는, 내부 클럭 신호(107)에 동기하여 출력 제어 회로로부터 데이터 출력(113)으로서 출력된다.

이 데이터 출력(113)은 SDRAM 제어기(103)에 입력된다.

도 13은 도 12에 도시한 제 1 종래예의 동작을 나타내는 타이밍 차트이다.

SDRAM 제어기(103)는 논리 회로(102)로부터의 입력을 받으면서 내부 클럭 신호(107)에 동기한 신호(/RAS(108), /CAS(109), /WE(110), 어드레스(111), 데이터 입력(112))를 생성한다.

이 동기한 신호가 생성될 때, SDRAM 제어기(103)에 있어서 신호에 지연t(control)가 발생한다. 이들 동기한 신호는 SDRAM 코어(104) 내부의 커맨드 디코더에 의해 내부 제어 신호로 디코드될 때, 지연 t(dec)가 또한 발생한다.

즉, 내부 클럭 신호(107)의 상승 에지 타이밍에 동기한 신호가 생성되고 나서 내부 제어 신호(ACT(114), PRC(115), WRITE(116), READ(117), REF(118))가 생성될 때까지 t(control) + t(dec)의 지연이 발생한다.

SDRAM 코어(104)가 정상으로 커맨드를 인식하기 위해서는, 내부 클럭 신호(107)의 주기 t(CLK)는

의 관계를 만족하는 것이 필요하다.

그러나, 최근, SDRAM의 동작 주파수는 160 MHz 전후로까지 향상해 오고 있어서(그 때, t(CLK)≒ 6 nS), 셋업 타임(setup time)을 충분히 확보하여 안정된 동작을 실현하기 위해서는 신호의 지연 시간(t(control) + t(dec))을 최소한으로 해야 한다.

다음에, SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 제 2 종래예를 도 14에 도시한다.

SDRAM을 비롯한 메모리 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치에서는, 메모리 코어를 단체(單體)로 외부 단자로부터 테스트할 수 있는 회로 구성을 채용하는 것이 일반적으로 실행되고 있다.

도 12의 종래예와 다른 점은, 외부 테스트 단자군을 가지고, 그 단자는 통상/테스트 전환 단자(119), 테스트 RAS 단자(120), 테스트 CAS 단자(121), 테스트 WE 단자(122), 테스트 어드레스 단자(123), 테스트 데이터 입력 단자(124), 테스트 데이터 출력단자(125)에 할당되어 있는 점이다.

각각의 단자에는, 통상/테스트 전환 신호(126), 테스트 RAS 신호(127), 테스트 CAS 신호(128), 테스트 WE 신호(129), 테스트 어드레스 신호(130), 테스트 데이터 입력 신호(131), 데이터 출력(113)이 입력된다.

SDRAM 코어(104)에 인가되는 신호(/RAS(108), /CAS(109), /WE(110), 어드레스(111), 데이터 입력(112))는 통상/테스트 전환 신호(126)를 선택 신호로 하는 2 to 1 선택기를 경유하여 인가된다.

2 to 1 선택기는 SDRAM 제어기(103)로부터의 신호(통상 RAS 신호(132), 통상 CAS 신호(133), 통상 WE 신호(134), 통상 어드레스 신호(135), 통상 데이터 입력 신호(136))와 외부 테스트 단자군으로부터 입력되는 신호(테스트 RAS 신호(127), 테스트 CAS 신호(128), 테스트 WE 신호(129), 테스트 어드레스 신호(130), 테스트 데이터 입력 신호(131))를 통상/테스트 전환 신호(126)에 따라 선택 출력한다. 통상시에는 SDRAM 제어기(103)로부터의 신호를 선택하고, 단체 테스트시에는 외부 테스트 단자군으로부터 입력되는 신호를 선택한다.

도 15는 도 14에 도시한 제 2 종래예의 동작을 나타내는 타이밍 차트로서, 통상시의 타이밍 차트를 도시하고 있다.

도 13과 다른 점은, 통상시에는 2 to 1 선택기의 지연 t(sel)이 또한 발생하고 있는 점이다.

따라서, SDRAM 코어(104)가 정상으로 커맨드를 인식하기 위해서는, 내부 클럭 신호(107)의 주기 t(CLK)는

를 만족할 필요가 있어, 도 12의 종래예보다도 타이밍 조건이 더욱 엄격하게 된다.

상기와 같은 종래의 SDRAM에서는,

(1) 최근의 SDRAM의 동작 주파수의 고속화에 대응할 수 없게 되어 있다.

이전의 설명과 같이, 이 방식에 있어서의 디코드 회로의 지연 시간이 약 1 ns 전후에 달하기 때문에, 동작 주파수가 160 MHz 전후(클럭 주기는 약 6 ns)에서는 디코드 회로의 지연 시간이 SDRAM의 동작 속도 향상에 방해가 되기 때문이다.

(2) 논리 회로 부분에 형성하는 신호의 입력 버퍼나, 통상 동작시에는 불필요하지만 테스트시에 필요하게 되는 SDRAM 테스트 회로나 선택기가 마련되어 있고, 이러한 회로 부분에 있어서는 RAS, CAS, WE 등의 신호에 지연이 가산되고, 또한, 신호간에 지연 시간의 차가 발생해 버려서, SDRAM의 안정된 동작 속도 향상에 방해가 되고 있다라는 문제점이 현저히 대두되고 있었다.

본 발명은 이러한 문제점을 해결하기 위해서 이루어진 것으로서, 본 발명의 목적은 기존의 SDRAM 기술을 기초로 하여, SDRAM과 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 얻음과 동시에 고속으로 액세스할 수 있는 반도체 집적 회로 장치를 제공하는 것이고, 본 발명의 다른 목적은, 그와 같은 반도체 집적 회로 장치를 용이하게 테스트하기 위한 테스트 방법을 제공하는 것이다.

도 1은 본 발명의 실시예 1에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 2는 본 발명의 실시예 1에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 동작을 도시하는 타이밍 차트.

도 3은 본 발명의 실시예 2에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 4는 본 발명의 실시예 2에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 동작을 도시하는 타이밍 차트.

도 5는 본 발명의 실시예 3에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 6은 본 발명의 실시예 4에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 7은 본 발명의 실시예 4에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 동작을 도시하는 타이밍 차트.

도 8은 본 발명의 실시예 5에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 9는 본 발명의 실시예 5에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 동작을 도시하는 타이밍 차트.

도 10은 본 발명의 실시예 6에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 11은 본 발명의 실시예 6에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 동작을 도시하는 타이밍 차트.

도 12는 본 발명의 종래예에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 13은 본 발명의 종래예에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 동작을 도시하는 타이밍 차트.

도 14는 본 발명의 종래예에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 회로도.

도 15는 본 발명의 종래예에 의한 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치의 동작을 도시하는 타이밍 차트.

* 도면의 주요 부분에 대한 부호의 설명

101 : 외부 단자군 102 : 논리 회로

103 : SDRAM 제어기 104 : SDRAM 코어

105 : 외부 클럭 입력 단자 106 : 클럭 생성 회로

107 : 내부 클럭 신호 111 : 어드레스

112 : 데이터 입력 113 : 데이터 출력

114 : ACT 신호 115 : PRC 신호

116 : WRITE 신호 117 : READ 신호

118 : REF 신호 126 : 통상/테스트 전환 신호

201 : 통상 ACT 신호 202 : 통상 PRC 신호

203 : 통상 WRITE 신호 204 : 통상 READ 신호

205 : 통상 REF 신호 206 : 통상 어드레스 신호

207 : 통상 데이터 입력 신호 210 : 외부 테스트 단자군

211 : 테스트 ACT 단자 212 : 테스트 PRC 단자

213 : 테스트 WRITE 단자 214 : 테스트 READ 단자

215 : 테스트 REF 단자 216 : 테스트 어드레스 단자

217 : 테스트 데이터 입력 단자 218 : 테스트 데이터 출력 단자

221 : 테스트 ACT 신호 222 : 테스트 PRC 신호

223 : 테스트 WRITE 신호 224 : 테스트 READ 신호

225 : 테스트 REF 신호 226 : 테스트 어드레스 신호

227 : 테스트 데이터 입력 신호 240 : 커맨드 디코더

241 : 2 to 1 선택기 242 : 입력 동기용 래치

243 : 타이밍 생성 회로 244 : 메모리 어레이

245 : 출력 제어 회로 251 : 입력 동기용 래치

260 : 동기 RAS 신호 261 : 동기 CAS 신호

262 : 동기 WE 신호 271 : 디코드 ACT 신호

272 : 디코드 PRC 신호 273 : 디코드 WRITE 신호

274 : 디코드 READ 신호 275 : 디코드 REF 신호

제 1 발명에 관한 반도체 집적 회로 장치는, 범용의 SDRAM 코어에 외부에서 입력되는 외부 제어 신호를 내부 제어 신호로 디코드하는 기능을 갖는 SDRAM 제어기를 구비하여, 논리 회로와 SDRAM 코어를 l 칩에 혼재한 것이다.

또한, 제 2 발명에 관한 반도체 집적 회로 장치는, 내부 제어 신호를 외부에서 입력하는 외부 입력 단자와, SDRAM 제어기의 출력(제 2 신호)과 외부로부터의 내부 제어 신호(제 1 신호)를 바꿔 출력하는 선택기(선택 수단)를 구비한 것이다.

또한, 제 3 발명에 관한 반도체 집적 회로 장치는, 제 2 발명에 관한 반도체 집적 회로 장치에, 외부 단자로부터 입력되는 내부 제어 신호를 동기화하는 래치 수단(동기화 수단)을 외부 단자 입력의 초단에 더 구비한 것이다.

또한, 제 4 발명에 관한 반도체 집적 회로 장치는, 범용 SDRAM에 입력되는 외부 제어 신호를 디코드하는 커맨드 디코더를 테스트시에만 선택기에 접속되도록 하고, 통상 동작시는 커맨드 디코더를 경유하지 않은 신호 버스가 선택기에 의해 선택되는 것이다.

또한, 제 5의 발명에 관한 반도체 집적 회로 장치는, 범용 SDRAM에 입력되는 외부 제어 신호를 동기화하는 래치 수단(동기화 수단)을 외부 단자 입력의 초단에 마련함과 동시에, 외부 제어 신호를 디코드하는 커맨드 디코더를 래치 수단의 다음 단에 구비한 것이다.

또한, 제 6의 발명에 관한 반도체 집적 회로 장치는, 범용 SDRAM에 입력되는 외부 제어 신호를 디코드하는 디코더를 외부 단자 입력의 초단에 마련함과 동시에,이 디코더의 출력을 래치하는 래치 수단을 래치 수단(동기화 수단)의 다음 단에 구비한 것이다.

제 7의 발명에 관한 반도체 집적 회로 장치의 테스트 방법은, 선택기(선택 수단)의 선택 신호를 외부 입력 단자측이 선택되는 신호로 한 후, SDRAM 코어를 외부 입력 단자로부터 입력하는 신호(제 1 신호)에 의해 동작시킴으로써, 반도체 집적 회로 장치 외부에서 SDRAM 코어를 직접 테스트 제어하는 것이다.

발명의 실시예

이하, 도 1 내지 도 11을 이용하여, 본 발명의 실시예에 대하여 설명한다.

(실시예 1)

우선, 도 1과 도 2를 이용하여 본 발명의 실시예 1에 대하여 설명한다.

도 1은 본 발명의 실시예 1에 있어서의 SDRAM 코어와 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 도시하는 블럭도이다.

(101)은 외부 단자군, (102)는 논리 회로, (103)은 SDRAM 제어기, (104)는 SDRAM 코어, (105)는 외부 클럭 입력 단자, (106)은 클럭 생성 수단, (107)은 클럭 생성 수단으로부터 출력된 내부 클럭 신호, (114)는 ACT 신호, (115)는 PRC 신호, (116)는 WRITE 신호, (117)는 READ 신호, (118)는 REF 신호, (111)는 어드레스 입력 신호, (112)는 데이터 입력 신호, (113)은 SDRAM 코어로부터 출력되는 데이터 출력 신호, (244)는 메모리 어레이 셀, (242)는 SDRAM에 입력되는 신호를 래치하는 입력 동기용 래치, (243)은 메모리 어레이로의 내부 동작 신호를 생성하는 타이밍 생성 회로, (245)는 메모리 어레이(244)의 출력을 내부 클럭 신호(107)에 동기시켜 SDRAM 제어기(103)로 출력하는 출력 제어 회로이다.

외부 단자군(101)에 입력된 신호는 논리 회로(102), SDRAM 제어기(103), 입력 동기용 래치(242), 타이밍 생성 회로(243)를 경유하여 신호 변환되어 메모리 어레이(244)에 입력된다.

종래예(도 12)와의 상위점은, SDRAM 제어기(103)의 출력이 범용 SDRAM을 액세스하기 위한 외부 제어 신호(/RAS(108), /CAS(109), /WE(110))가 아닌, 내부 제어 신호(ACT(114), PRC(115), WRITE(116), READ(117), REF(118))를 출력하도록 개량한 점이다.

이에 따라, SDRAM 코어(104) 내부에 마련하고 있던 종래의 커맨드 디코더에서의 지연 시간이 삭감되었다.

그 동작을 도 2의 타이밍 차트로 설명한다.

내부 제어 신호(ACT(114), PRC(115), WRITE(116), READ(117), REF(118))는 SDRAM 제어기(103)의 내부에서 내부 클럭 신호(107)의 상승 에지 타이밍에 동기하여 생성되기 때문에, 내부 클럭 신호(107)의 상승 에지로부터 t(control) 지연한 뒤에 발생한다.

그 신호를 SDRAM 코어(104) 내부의 입력 동기용 래치(242)로 직접 받기 때문에, 내부 클럭 신호(107)의 주기 t(CLK)는

를 만족하면 좋고, 수학식 1과 비교하여 SDRAM 코어(104)의 고속 인터페이스를 실현할 수 있다.

이상 설명한 바와 같이, 이 실시예 1에 있어서의 반도체 집적 회로 장치에 의하면, SDRAM 코어의 커맨드 디코더에서 발생하고 있던 지연 시간을 삭감할 수 있어, 고속이고 또한 안정된 동작을 하는 반도체 집적 회로 장치를 실현할 수 있다.

(실시예 2)

다음에, 도 3 및 도 4를 이용하여 본 발명의 실시예 2에 대하여 설명한다.

도 3은 본 발명의 실시예 2에 있어서의 반도체 집적 회로 장치를 도시하는 블럭도이다.

(210)은 외부 테스트 단자군(외부 단자)이고, (211)은 테스트 ACT 단자, (212)는 테스트 PRC 단자, (213)은 테스트 WRITE 단자, (214)는 테스트 READ 단자, (215)는 테스트 REF 단자, (216)은 테스트 어드레스 단자, (217)은 테스트 데이터 입력 단자, (218)은 테스트 데이터 출력 단자이다. 외부 테스트 단자군(210)으로부터 테스트 신호(제 1 신호)가 입력된다. (241)은 제어 신호에 따라 2개의 입력으로부터 1개를 선택하여 출력하는 2 to 1 선택기(선택 수단)로서, 한쪽의 입력에는 SDRAM 제어기(103)의 출력(제 2 신호)이 접속되고, 또 한쪽의 입력에는 외부 테스트 단자군(210)으로부터의 입력(제 1 신호)이 접속되어 있다. 이 선택기의 제어 신호는 논리 회로(102)로부터 출력할 수 있는 신호이다. 다른 구성은, 실시예 1과마찬가지이다.

종래 구성(도 14)과의 상위점은, SDRAM 제어기(l03)의 출력이 범용 SDRAM에 액세스하기 위한 외부 제어 신호(통상 RAS 신호(132), 통상 CAS 신호(133), 통상 WE 신호(134))가 아닌, 내부 제어 신호(통상 ACT 신호(201), 통상 PRC 신호(202), 통상 WRITE 신호(203), 통상 READ 신호(204), 통상 REF 신호(205))로 변경한 점과, 그에 대응하여 2 to 1 선택기(241)를 마련한 점이다. 또 (206)은 통상 어드레스 신호, (207)은 통상 데이터 입력 신호이다.

이에 따라, SDRAM 코어(104) 내부에 마련되어 있던 커맨드 디코더에서의 지연 시간이 삭감된다.

그 동작을 도 4의 타이밍 차트로 설명한다.

통상 ACT 신호(201), 통상 PRC 신호(202), 통상 WRITE 신호(203), 통상 READ 신호(204), 통상 REF 신호(205)는 SDRAM 제어기(103) 내부에서 내부 클럭 신호(1O7)의 상승 에지 타이밍에 동기하여 생성되기 때문에, 내부 클럭 신호(l07)의 상승 에지 타이밍으로부터 t(control)가 지연한 후에 발생한다.

그 신호는, 2 to 1 선택기(241)를 경유하기 때문에, t(sel)의 신호 지연 시간이 더 가산되어 SDRAM 코어(104) 내부의 입력 동기용 래치(242)에 입력된다.

SDRAM 코어(104) 내부의 입력 동기용 래치(242)는 이 신호를 직접 받기 때문에, 내부 클럭 신호(107)의 주기 t(CLK)는

로 되어, 수학식 2와 비교하여 SDRAM 코어(104)의 고속 인터페이스를 실현할 수 있다. 또한, 외부 단자로부터 직접 SDRAM 코어(104)를 통상의 동작에는 있을 수 없는 조건으로 단체 테스트하는 것이 가능하다.

또, 2 to 1 선택기(241)은 통상/테스트 전환 신호(126)가 H 레벨일 때에는 SDRAM 제어기(103)의 출력을 선택하고, L 레벨일 때에는 외부 테스트 단자군(210)으로부터의 신호를 선택한다. H 또는 L은 반대의 경우이더라도 상관없다.

또, 외부 테스트 단자군(210)을 외부 단자군(101)과 별개의 독립된 테스트 전용 단자군으로서 기재하고 있지만, 외부 테스트 단자군(210)은 테스트 전용으로 이용될 필요는 전혀 없고, 외부 테스트 단자군(210)을 논리 회로(102)에 접속하여 통상시에 사용할 수 있는 것은 말할 필요도 없다.

또한, 도시하지 않은 다른 외부 단자를 외부 테스트 단자로서 기능시키더라도 좋다.

또한, 통상/테스트 전환 신호(126)는 논리 회로로부터 출력될 필요는 없고, 종래 기술의 설명에서 도시한 바와 같이 외부 테스트 단자군 중에서 직접 얻어도 되는 것은 말할 필요도 없다.

이상 설명한 바와 같이,이 실시예 2에 있어서의 반도체 집적 회로 장치 및 그 테스트 방법에 의하면, 상기 실시예 1에서 기술한 효과에 더하여, 이하의 효과를 나타낸다. 즉, 반도체 집적 회로 장치의 외부에서 SDRAM 코어(104)에 직접 내부 제어 신호를 테스트 신호로서 공급할 수 있기 때문에, 보다 광범위한 타이밍 조건으로 SDRAM 코어(104)의 테스트를 할 수 있다.

(실시예 3)

다음에, 도 5를 이용하여 본 발명의 실시예 3에 대하여 설명한다.

도 5는 본 발명의 실시예 3에 있어서의 반도체 집적 회로 장치를 도시하는 블럭도이다.

도 3에 도시한 실시예 2와 비교하여, 외부 테스트 단자군(21O)의 구성을 변경한 점과 커맨드 디코더(240)를 추가한 점이 다르다.

통상/테스트 전환 신호(126)가 H 레벨인 통상 사용시에는, SDRAM 제어기(103)의 출력(제 2 신호)이 선택된다. 이 통상 사용시의 동작은 도 4에 도시한 타이밍 차트와 동일한 동작을 한다. 따라서, 통상 사용시의 SDRAM 코어(104)에 고속 인터페이스를 실현할 수 있는 점은 도 3의 실시예 2와 동일하다.

본 실시예 3의 구성에서는 외부 테스트 단자군(210)의 구성을 테스트 RAS 단자(231), 테스트 CAS 단자(232), 테스트 WE 단자(233)로 변경하고, 또한 커맨드 디코더(240)에서 이들 외부 제어 신호를 제 1 신호로서의 내부 제어 신호로 디코드하는 구성으로 하였기 때문에, 범용 단체 SDRAM과 동일한 인터페이스를 외부 단자에 취출할 수 있다.

이러한 구성에 의해, SDRAM 코어(104)의 단체 테스트의 환경을, 예컨대, 테스트 장치나 테스트 프로그램을 범용 단체 SDRAM의 것과 공용화할 수 있는 것이다. 또한, 외부 단자로부터 직접 SDRAM 코어(104)를 테스트하는 것이 가능한 것은 물론이다.

(실시예 4)

다음에, 도 6 및 도 7을 이용하여 본 발명의 실시예 4에 대하여 설명한다.

도 3의 실시예 2와 비교하여, 실시예 4는 입력 동기용 래치(251)(동기화 수단)를 마련하고 있다.

외부 테스트 단자군(210)중의 테스트 ACT 단자(211), 테스트 PRC 단자(212), 테스트 WRITE 단자(213), 테스트 READ 단자(214), 테스트 REF 단자(215), 테스트 어드레스 단자(216), 테스트 데이터 입력 단자(217)에 인가되는 내부 제어 신호는 입력 동기용 래치(251)에서 내부 클럭 신호(107)에 동기하여 래치하고 있다(제 1 신호).

본 실시예 4의 동작을 도 7의 타이밍 차트에 도시한다.

본 실시예 4는 테스터 등으로부터 외부 테스트 단자군(210)에 대하여 인가되는 신호 펄스폭이, 내부 클럭 신호(107)의 주기 t(CLK)와 비교하여 좁아졌을 때에 유효하다. 즉, 테스트 ACT 단자(211), 테스트 PRC 단자(212), 테스트 WRITE 단자(213), 테스트 READ 단자(214), 테스트 REF 단자(215), 테스트 어드레스 단자 (216), 테스트 데이터 입력 단자(217)에 내부 클럭 신호(107)의 H 펄스폭과 동 등한 폭이 좁은 신호가 인가되는 경우가 있어서, 그들 신호를 입력 동기용 래치(251)에서 내부 클럭 신호(107)에 동기하여 래치해 놓으면, 거의 내부 클럭 신호(107)의 주기 t(CLK)와 동일한 폭을 갖는 테스트 ACT 신호(221), 테스트 PRC 신호(222), 테스트 WRITE 신호(223), 테스트 READ 신호(224), 테스트 REF 신호(225), 테스트 어드레스 신호(226), 테스트 입력 데이터 신호(227)로 할 수 있다(제 1 신호로서의 내부 제어 신호).

따라서, 본 실시예 4의 구성에서는, 폭이 좁은 테스트 신호가 테스터 등으로부터 인가되더라도, 외부 테스트 단자로부터 입력되어 곧바로 신호가 래치되어 폭이 넓은 테스트 신호로 변환되기 때문에, 안정된 SDRAM 단체 테스트가 가능해진다.

그 후, 2 to 1 선택기(24l)를 경유하여 SDRAM 코어(104) 내부의 입력 동기용 래치(242)에 입력된다.

이러한 구성에서는, 통상시의 신호 경로에는 아무런 영향을 주지 않기 때문에, 통상시의 SDRAM 코어(l04)의 고속 인터페이스의 동작이 유지된다.

또한, 외부 테스트 단자로부터 입력이 이루어진 시점에서 내부 클럭 신호(107)에 동기시키기 때문에, SDRAM 코어(104)의 동작이 내부 클럭 신호(107) 일주기분(一周期分)만큼 지연된 것으로 되지만, 테스터측의 프로그램으로 1주기분 빠르게 테스트 신호를 발생시키도록 대응시켜 놓으면 되기 때문에, 테스트는 문제없이 실시할 수 있다.

이상 설명한 바와 같이, 이 실시예 4에 있어서의 반도체 집적 회로 장치 및 그 제조 방법에 의하면, 상기 실시예 3에서 기술한 효과에 부가하여, 이하의 효과를 나타낸다. 즉, 래치를 마련했으므로, 폭이 좁은 테스트 신호가 인가되더라도 안정된 SDRAM 단체 테스트가 가능해지는 것이다.

(실시예 5)

다음에, 도 8 및 도 9를 이용하여, 본 발명의 실시예 5에 대하여 설명한다.

도 5의 실시예 3과 비교하여, 외부 테스트 단자군(210)의 테스트 RAS 단자(231), 테스트 CAS 단자(232), 테스트 WE 단자(233), 테스트 어드레스 단자(216), 테스트 데이터 입력 단자(217)에 인가되는 외부 제어 신호를 커맨드 디코더(240)의 앞단에 마련한 입력 동기용 래치(251)에, 내부 클럭 신호(107)에 동기하여 래치시키는 구성으로 한 점이 다르다.

본 실시예 5의 동작을 도 9의 타이밍 차트에 도시한다.

본 실시예 5는 테스터 등으로부터 외부 테스트 단자군(210)에 대하여 인가되는 신호 펄스폭이, 내부 클럭 신호(107)의 주기 t(CLK)와 비교하여 좁아졌을 때에 유효하다. 즉, 테스트 RAS 단자(231), 테스트 CAS 단자(232), 테스트 WE 단자(233), 테스트 어드레스 단자(216), 테스트 데이터 입력 단자(217)에 내부 클럭 신호(107)의 H 펄스폭과 동등한 폭이 좁은 신호가 인가되는 경우가 있어서, 그들 신호를 입력 동기용 래치(251)에서 내부 클럭 신호(107)에 동기하여 래치해 놓으면, 거의 내부 클럭 신호(107)의 주기 t(CLK)와 동일한 폭을 갖는 동기 RAS 신호(261), 동기 CAS 신호(262), 동기 WE 신호(263), 테스트 어드레스 신호(226), 테스트 입력 데이터 신호(227)로 할 수 있다.

따라서, 본 실시예 5의 구성에서는, 폭이 좁은 테스트 신호가 테스터 등으로부터 인가되더라도, 외부 테스트 단자로부터 입력되어 곧바로 신호가 래치되어 폭이 넓은 테스트 신호로 변환되기 때문에, 안정된 SDRAM 단체 테스트가 가능해진다.

안정된 동기 RAS 신호(261), 동기 CAS 신호(262), 동기 WE 신호(263), 테스트 어드레스 신호(226)는 이어서 커맨드 디코더(240)에 입력된다. 이 동기한 신호를 받은 커맨드 디코더(240)는 거의 내부 클럭 신호(107)의 주기 t(CLK)와 동일한 폭을 갖는 테스트 ACT 신호(221), 테스트 PRC 신호(222), 테스트 WRITE 신호(223), 테스트 READ 신호(224), 테스트 REF 신호(225)를 출력한다(제 1 신호로서의 내부 제어 신호).

그 후, 2 to 1 선택기(241)(선택 수단)를 경유하여 SDRAM 코어(104) 내부의 입력 동기용 래치(242)에 입력된다.

이러한 구성에서는, 폭이 좁은 테스트 신호가 테스터로부터 인가되더라도, 외부 테스트 단자로부터 입력되어 곧바로 래치되어 폭이 넓은 테스트 신호로 내부 변환되기 때문에 안정된 SDRAM 단체 테스트가 가능해진다.

물론, 통상시의 신호 경로에는 아무런 영향을 끼치지 않기 때문에, 통상시의 SDRAM 코어(104)의 고속 인터페이스 동작이 유지된다.

또한, 외부 테스트 단자로부터 입력이 이루어진 시점에서 내부 클럭 신호(107)에 동기시키기 때문에, SDRAM 코어(104)의 동작이 내부 클럭 신호(107) 일주기분만큼 지연된 것으로 되지만, 테스터측의 프로그램으로 1주기분 일찍 테스트 신호를 발생시키도록 대응시켜 놓으면 되기 때문에, 테스트는 문제없이 실시할 수 있다.

이상 설명한 바와 같이, 이 실시예 5에 있어서의 반도체 장치 및 그 테스트 방법에 의하면, 상기 실시예 4에서 기술한 효과에 부가하여, 이하의 효과를 나타낸다. 즉, 래치를 마련하여, 폭이 좁은 테스트 신호가 인가되더라도 안정된 신호로 변환되기 때문에, 커맨드 디코더로부터는 안정된 출력이 이루어져 보다 안정된 SDRAM 단체 테스트가 가능해지는 것이다.

(실시예 6)

다음에, 도 10 및 도 11을 이용하여, 본 발명의 실시예 6에 대하여 설명한다.

도 5의 실시예 3과 비교하여, 외부 테스트 단자군(210)의 테스트 RAS 단자(231), 테스트 CAS 단자(232), 테스트 WE 단자(233), 테스트 어드레스 단자(216)에 인가되는 외부 제어 신호를 우선 커맨드 디코더(240)로 디코드하고, 그 디코드 결과를 다음 단에 마련한 입력 동기용 래치(251)에 내부 클럭 신호(107)에 동기하여 래치시키는 구성으로 한 점이 다르다.

본 실시예 6의 동작을 도 11의 타이밍 차트에 도시한다.

본 실시예 6은 테스터 등으로부터 외부 테스트 단자군(210)에 대하여 인가되는 신호 펄스폭이, 내부 클럭 신호(107)의 주기 t(CLK)와 비교하여 좁아졌을 때에 유효하다. 즉, 테스트 RAS 단자(231), 테스트 CAS 단자(232), 테스트 WE 단자(233), 테스트 어드레스 단자(216), 테스트 데이터 입력 단자(217)에 내부 클럭 신호(107)의 H 펄스폭과 동등한 폭이 좁은 신호가 인가되는 경우가 있다.

테스트 RAS 단자(231), 테스트 CAS 단자(232), 테스트 WE 단자(233), 테스트 어드레스 단자(216)에 인가된 폭이 좁은 신호는 커맨드 디코더(240)에서 디코드되어, 디코드 ACT 신호(271), 디코드 PRC 신호(272), 디코드 WRITE 신호(273), 디코드 READ 신호(274), 디코드 REF 신호(275)가 출력된다(내부 제어 신호).

이들 디코드 ACT 신호(271), 디코드 PRC 신호(272), 디코드 WRITE 신호(273), 디코드 READ 신호(274), 디코드 REF 신호(275)와 테스트 어드레스 단자(216), 테스트 데이터 입력 단자(217)에 인가된 신호를 입력 동기용 래치(251)에 내부 클럭 신호(107)에 동기하여 래치시켜 놓으면, 거의 내부 클럭 신호(107)의 주기 t(CLK)와 동일한 폭을 갖는 테스트 ACT 신호(221), 테스트 PRC 신호(222), 테스트 WRITE 신호(223), 테스트 READ 신호(224), 테스트 REF 신호(225), 테스트 어드레스 신호(226), 테스트 데이터 입력 신호(227)를 얻을 수 있다(제 1 신호로서의 내부 제어 신호).

따라서, 본 실시예 6의 구성에서는, 폭이 좁은 테스트 신호가 테스터 등으로부터 인가되더라도, 이 신호가 디코드되어 곧바로 신호가 래치되어 폭이 넓은 테스트 신호로 변환된다.

그 후, 2 to 1 선택기(241)를 경유하여 SDRAM 코어(104) 내부의 입력 동기용 래치(242)에 입력된다.

이러한 구성에서는, 폭이 좁은 테스트 신호가 테스터로부터 인가되더라도, 디코드되어 곧바로 래치되어 폭이 넓은 테스트 신호로 변환되기 때문에, 보다 안정된 SDRAM의 단체 테스트가 가능해진다.

물론 통상시의 신호 경로에는 아무런 영향을 끼치지 않기 때문에, 통상시의 SDRAM 코어(104)의 고속 인터페이스 동작이 유지된다.

또한, 외부 테스트 단자로부터의 입력 신호를 디코드한 시점에서 내부 클럭 신호(107)에 동기시키기 때문에, SDRAM 코어(104)의 동작이 내부 클럭 신호(107) 일주기분만큼 지연되지만, 테스터측의 프로그램으로 일주기분 빠르게 테스트 신호를 발생시키도록 대응시켜 놓으면 되기 때문에, 테스트는 문제없이 실시할 수 있다.

이상 설명한 바와 같이, 이 실시예 6에 있어서의 반도체 집적 회로 장치 및 그 테스트 방법에 의하면, 안정된 SDRAM 단체 테스트가 가능해지는 것이다.

또, 실시예 2 내지 실시예 6에 있어서는 외부 테스트 단자군(2l0)을 외부 단자군(101)과 별개의 독립적인 테스트 전용 단자군으로서 기재하고 있지만, 외부 테스트 단자군(210)은 테스트 전용으로 이용될 필요는 전혀 없고, 외부 테스트 단자군(210)을 논리 회로(102)에 접속하여 통상시에 사용할 수 있는 것은 말할 필요도 없다.

또한, 상기 실시예 1 내지 실시예 6에서는 모든 디코더를 SDRAM 제어기에 마련한 경우에 대하여 설명하였지만, 신호의 지연이 발생하더라도 SDRAM 코어의 동작에 지장이 없는 커맨드로 디코드하는 일부의 커맨드 디코더에 대해서는 SDRAM 코어(104) 내에 마련하여도 좋으며, 상기 실시예와 동일한 효과를 얻을 수 있다.

또, 실시예 2 내지 실시예 6에서는, 통상/테스트 전환 신호(126)는 논리 회로로부터 출력되고 있을 필요는 없고, 종래 기술의 설명에서 도시한 바와 같이 외부 테스트 단자군중에서 직접 얻어도 되는 것은 말할 필요도 없다.

또한, 이상 SDRAM에 대하여 설명하였지만, 본 발명은 SDRAM 이외의 커맨드 디코드 형성의 RAM에도 적용이 가능하다.

본 발명은 기존의 SDRAM 기술을 기초로 하여, SDRAM과 논리 회로를 단일 칩상에 혼재한 반도체 집적 회로 장치를 얻음과 동시에 고속으로 액세스할 수 있는 반도체 집적 회로 장치를 제공하며, 또한 그와 같은 반도체 집적 회로 장치를 용이하게 테스트하기 위한 테스트 방법을 제공한다.

Claims

논리 회로와 동기식·다이나믹·랜덤·액세스·메모리가 단일의 반도체 칩에 집적된 반도체 집적 회로 장치에 있어서,

상기 논리 회로로부터 출력되는 상기 동기식·다이나믹·랜덤·액세스·메모리의 외부 제어 신호가 입력되는 동기식·다이나믹·랜덤·액세스·메모리 제어 회로와,

상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로의 출력 신호가 입력되는 상기 동기식·다이나믹·랜덤·액세스·메모리의 코어부를 포함하며,

상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로의 출력 신호는 상기 다이나믹·랜덤·액세스·메모리·코어부를 제어하는 내부 제어 신호이고,

상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로는 상기 다이나믹·랜덤·액세스·메모리·코어부의 출력을 처리하는 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항에 있어서,

외부 단자로부터 입력되는 제 1 신호와 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하여 상기 다이나믹·랜덤·액세스·메모리·코어부에 입력되는 내부 제어 신호로서 출력하는 선택 수단을 포함하며,

상기 선택 수단은, 외부 단자로부터 입력되는 제 1 신호를 선택하여 상기 코어부를 반도체 집적 회로 장치의 외부에서 직접 테스트를 할 수 있는 제 1 모드와, 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하는 제 2 모드를 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항에 있어서,

외부 단자로부터 입력되는 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부의 테스트 내부 제어 신호를 클럭 동기시키는 동기화 수단과, 상기 동기화 수단이 출력하는 제 1 신호와 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하여 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부에 입력되는 내부 제어 신호로서 출력하는 선택 수단을 포함하며, 상기 선택 수단은, 상기 동기화 수단이 출력하는 제 1 신호를 선택하는 제 1 모드와, 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하는 제 2 모드를 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항에 있어서,

외부 단자로부터 입력되는 외부 제어 신호를 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부의 내부 제어 신호로 디코드하는 커맨드 디코더와, 상기 커맨드 디코더가 출력하는 제 1 신호와 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하여 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부에 입력되는 내부 제어 신호로서 출력하는 선택 수단을 포함하며, 상기 선택 수단은, 상기 커맨드 디코더가 출력하는 제 1 신호를 선택하는 제 1 모드와, 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하는 제 2 모드를 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항에 있어서,

외부 단자로부터 입력되는 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부의 외부 제어 신호를 클럭 동기시키는 동기화 수단과, 상기 동기화 수단이 출력하는 신호를 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부의 내부 제어 신호로 디코드하는 커맨드 디코더와, 상기 커맨드 디코더가 출력하는 제 1 신호와 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하여 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부에 입력되는 내부 제어 신호로서 출력하는 선택 수단을 포함하며, 상기 선택 수단은, 상기 커맨드 디코더가 출력하는 제 1 신호를 선택하는 제 1 모드와, 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하는 제 2 모드를 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
제 1 항에 있어서, 테스트 외부 단자로부터 입력되는 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부의 테스트 외부 제어 신호를 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부의 내부 제어 신호로 디코드하는 커맨드 디코더와, 상기 커맨드 디코더가 출력하는 신호를 클럭 동기시키는 동기화 수단과, 상기 동기화 수단이 출력하는 제 1 신호와 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하여 상기 동기식·다이나믹·랜덤·액세스·메모리·코어부에 입력되는 내부 제어 신호로서 출력하는 선택 수단을 포함하며, 상기 선택 수단은, 상기 동기화 수단이 출력하는 제 1 신호를 선택하는 제 1 모드와, 상기 동기식·다이나믹·랜덤·액세스·메모리 제어 회로로부터 출력되는 제 2 신호를 선택하는 제 2 모드를 구비한 것을 특징으로 하는 반도체 집적 회로 장치.
외부 단자로부터 상기 외부 제어 신호 또는 상기 내부 제어 신호를 입력하여 상기 SDRAM 코어를 테스트하는 것을 특징으로 하는 청구항 2 또는 청구항 3 또는 청구항 4 또는 청구항 5 또는 청구항 6에 기재된 반도체 집적 회로 장치의 테스트 방법.