CN1233059A - 存储器测试装置及存储器测试方法 - Google Patents

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Abstract

在现有的存储器测试装置中,通常数据端14的端子数量小于连接存储器19和数据总线控制器18的数据输入输出总线18b的总线数据宽度,所以即使存储器19以数据输入输出总线18b的总线宽度读出测试模式信号,如果不分割测试模式信号,就不能将测试模式信号传送到测试器2中,从而不能高速地执行存储器19的测试。在存储器30根据测试模式的读出请求将测试模式输出到数据输入输出总线29b中时,从该数据输入输出总线29b输入测试模式信号并将该测试模式信号和期望值进行比较。

Description

说明书 存储器测试装置及存储器测试方法
本发明涉及用于判断是否存在缺陷位的存储器测试装置及存储器测试方法。
图6是现有的存储器测试装置的结构图。如图所示，1是用于装载作为测试对象的存储器19的芯片，2是对装载在芯片1上的存储器19进行测试的测试器，3是用于存储数据模式等的模式程序存储器，4是模式发生器，用于在将测试模式写入存储器19的情况下，在将测试模式的写入请求输出到控制电平生成器5的同时，将测试模式的写入地址输出到地址电平生成器6中；而在从存储器19中读出测试模式的情况下，在将测试模式的读出请求输出到控制电平生成器5的同时，将测试模式的读出地址输出到地址电平生成器6中。而且，模式发生器4在输出测试模式的写入请求或读出请求时，从模式程序存储器3中得到数据模式，并根据该数据模式，将测试模式输出到数据电平生成比较器7中。
5是用于将从模式发生器4输出的测试模式的写入请求或读出请求输出到控制测试端子9的多个控制电平生成器，6是用于将从模式发生器4输出的测试模式的写入地址或读出地址输出到地址测试端子10的多个地址电平生成器，7是多个数据电平生成比较器，一方面在将测试模式写入存储器19的情况下，在输出来自模式发生器4的测试模式时，将与该测试模式相对应的H电平信号或L电平信号(以下将与测试模式对应的H电平或L电平信号统称为“测试模式信号”)输出到数据测试端子11，而另一方面在将测试模式读入存储器19的情况下，在输出来自模式发生器4的测试模式时，生成与该测试模式相对应的期望值(H电平或L电平的值)同时将数据测试端子11的信号电平与期望值进行比较。
8是用于输入各数据电平生成比较器7的比较结果，判断是否存在缺陷位的综合判定器，9是与芯片1的控制端子12相连接的测试器2的控制测试端子，10是与芯片1的地址端子13相连接的测试器2的地址测试端子，11是与芯片1的数据端子14相连接的测试器2的数据测试端子，12是与测试器2的控制测试端子9相连接的芯片1的控制端子，13是与测试器2的地址测试端子10相连接的芯片1的地址端子，14是与测试器2的数据测试端子11相连接的芯片1的数据端子。
15是芯片1的CPU,16是在通过测试器2的控制测试端子9及控制端子12，输入测试模式的写入请求或读出请求的情况下，在将该写入请求或读出请求输出到存储器19中的同时，将应对存储器19输出的测试模式的写入地址或读出地址的指示输出到地址控制器17中，并在数据总线控制器18中指示测试模式的传送方向的总线控制器，17是在总线控制器16的指示下，从地址端子13输入测试模式的写入地址或读出地址并将该写入地址或读出地址输出到存储器19中的地址控制器，18是在总线控制器16的指示下，控制测试模式的传送方向的数据总线控制器，19是一方面在从总线控制器16接收测试模式的写入请求时，从数据端子14输入测试模式信号，并将该测试模式信号写入从地址控制器17输出的写入地址中，而另一方面在从总线控制器16接收测试模式的读出请求时，读出存储在从地址控制器17输出的读出地址中的测试模式信号，并将该测试模式信号输出到数据端子14中的存储器，20是测试结果端子。
下面对操作过程进行说明。
为了确认存储器19中是否存在缺陷位，首先，执行将测试模式写入存储器19中的处理。
具体地说，首先，由于有必要在芯片1上实施将测试模式写入存储器19的处理，所以模式发生器4将测试模式的写入请求输出到控制电平生成器5中，同时将测试模式的写入地址输出到地址电平生成器6中。
由此，通过控制电平生成器5的控制测试端子9和控制端子12，测试模式的写入请求被输出到芯片1的总线控制器16中，而通过地址电平生成器6的地址测试端子10和地址端子13，测试模式的写入地址被输出到芯片的地址控制器17中，但是此时，由于有必要将写入存储器19中的测试模式输出到芯片1中，所以模式发生器4从模式程序存储器3中得到数据模式，并根据该数据模式，将测试模式输出到各数据电平生成比较器7中。
然后，在从模式发生器4输出测试模式时，各数据电平生成比较器7将与该测试模式相对的H电平或L电平信号(测试模式信号)输出到数据测试端子11中。
但是，由于各数据电平生成比较器7与各数据测试端子11是一对一连接的，例如，在数据测试端子11的数量为16时，就存在16个数据电平生成比较器7，但在这种情况下，测试器2对芯片1一次输出的数据数为16位，所以例如在执行128位数据的写入时，必须将测试模式分成8次进行输出(128位÷16位=8次)。
由此，在从测试器2将测试模式的写入请求、写入地址及测试模式信号输出到芯片1时，总线控制器16将测试模式的写入请求输出到存储器19中，地址控制器17将测试模式的写入地址输出到存储器19中。
由此，存储器19重复执行8次从数据端子14输入测试模式信号的处理，并执行将该测试模式信号写入到写入地址中的处理。
在对存储器19的测试模式写入处理结束之后，执行读出存储在存储器19中的测试模式的处理，并执行判断该测试模式是否与期望值一致的处理。
具体地说，首先，由于有必要使芯片1识别实施从存储器19中读出测试模式的处理，所以模式发生器4将测试模式的读出请求输出到控制电平生成器5中，同时将测试模式的读出地址输出到地址电平生成器6中。
由此，从控制电平生成器5通过控制测试端子9和控制端子12，向芯片1的总线控制器16输出测试模式的读出请求，而从地址电平生成器6通过地址测试端子10和地址端子13，向芯片1的地址控制器17输出测试模式的读出地址，但是此时，由于有必要判断从存储器19读出的测试模式与期望值是否一致，所以模式发生器4从模式程序存储器3中得到数据模式，并根据该数据模式，将测试模式输出到各数据电平生成比较器7中。
然后，在从模式发生器4输出测试模式时，各数据电平生成比较器7生成与该测试模式相对应的期望值(H电平或L电平值)。
然后，在将测试模式的读出请求和读出地址从测试器2输出到芯片1上时，总线控制器16将测试模式的读出请求输出到存储器19中，而地址控制器17将测试模式的读出地址输出到存储器19中。
由此，读出存在测试模式的读出地址中的测试模式信号，并将该测试模式信号输出到数据端子14。
但是，由于各数据端子14与各数据测试端子11是一对一连接的，例如，在数据测试端子11的数量为16时，就存在16个数据端子14，但在这种情况下，芯片1对测试器2一次输出的数据数为16位，所以例如在执行128位数据的读出时，必须将测试模式分成8次进行输出(128位÷16位=8次)。
然后，在从芯片1的存储器19输出测试模式信号时，从数据测试端子11向数据电平生成比较器7输入测试模式信号并由数据电平生成比较器7比较该测试模式信号和期望值。
但是，在测试模式为128位数据的情况下，反复执行8次测试模式信号的输入处理和比较处理。
然后在8次比较处理中，在全部数据电平生成比较器7都指示测试模式信号与期望值一致的情况下，综合判定器8将表示在存储器19中不存在缺陷位的判定结果输出到测试结果端子20中。
另一方面，在8次比较处理中，在任一个数据电平生成比较器7指示测试模式信号与期望值不一致的情况下，将表示在存储器19中存在缺陷位的判定结果输出到测试结果端子20中。
在日本专利公开公报特开平6-110724号中公开了这样的技术：在将CPU和存储器连接到总线上的系统中，为了检测出在不使用总线时的总线故障而将测试模式发生器和判定器连接到总线上。
现有的存储器测试装置的构成如上所述，虽然能够判断在存储器19中是否存在缺陷位，但是存在如下问题：由于在通常情况下，数据端14的宽度小于用于连接存储器19和数据总线控制器18的数据输入输出总线18b的总线宽度，所以即使存储器19与数据输入输出总线18b的总线宽度相配合而读出测试模式信号，如果不分割测试模式信号，就不能将测试模式信号传送到测试器2中，从而不能高速地执行存储器19的测试。
如果增加芯片1的端子数量，数据端子14的端子宽度就不会成为瓶颈，但是在芯片1上没有增加端子数量的设置空间，所以实际上增加数据端子14是比较困难的。
而且，如果提高测试器2和芯片1之间的通信速度，就能够高速地执行存储器1 9的测试，但是在这种情况下，就需要昂贵的测试器2，从而有必要将测试器2和芯片1的端子也变成与高速度相对应的高价端子。并且有必要加强对测试器2的端子与芯片1的端子之间的噪音处理。
为了解决上述问题，本发明的目的在于提供无须增加芯片的端子数量就能够高速地执行存储器测试的存储器测试装置及存储器测试方法。
依据本发明首先提供一种存储器测试装置，其特征在于包括发送用于指定测试模式的测试模式关联数据的发送装置；根据该测试模式关联数据而生成所指定的测试模式的期望值的期望值生成装置；响应上述测试模式关联数据，将测试模式的读出请求发送到存储器中的存储器控制装置；以及根据该测试模式的读出请求，通过数据输入输出总线从存储器中读出上述测试模式，并将该测试模式与期望值进行比较的比较装置。
其中，上述发送装置还可以包括将测试模式编号作为上述测试模式关联数据发送的模式编号发送装置。
上述发送装置还可以包括将数据模式作为上述测试模式关联数据发送的程序发送装置。
上述存储器测试装置还包括用于生成与上述测试模式编号相对应的测试模式并将该测试模式输出到数据输入输出总线中的测试模式生成装置，在上述模式编号发送装置发送测试模式编号时，上述存储器控制装置可以将测试模式的写入请求发送到存储器中。
上述存储器测试装置还包括根据上述数据模式生成测试模式并将该测试模式输出到数据输入输出总线中的测试模式生成装置，在上述程序发送装置发送数据模式时，上述存储器控制装置可以将测试模式的写入请求发送到存储器中。
还可以设有总线切断装置，用于在存储器控制装置将测试模式的读出请求或写入请求发送到存储器中时，切断分离数据输入输出总线与内部数据总线之间的联系。
还可以设有一种综合判定装置，在比较装置的比较结果表示全部测试模式都与期望值一致的情况下，输出表示存储器中不存在缺陷位的判定结果，而在比较结果表示存在与期望值不一致的测试模式的情况下，输出表示存储器中存在缺陷位的判定结果。
还可以设有用于设定通过上述数据输入输出总线而执行上述存储器的写入操作的测试方式的设定装置。
还设有用于根据比较装置的比较结果确定存储器的缺陷位的确定装置。
确定装置还可以根据存储器的缺陷位而求出LT辅助地址。
模式编号发送装置还可以依据模式编号发生顺序存储装置而发送测试模式编号。
还设有用于修正上述发送装置及上述测试模式生成装置内的至少一部分数据模式的修正装置。
依据本发明第二方面，提供了一种存储器测试方法，其特征在于包括发送测试模式关联数据的步骤，根据该测试模式关联数据而生成所指定的测试模式的期望值的步骤，响应上述测试模式关联数据，将测试模式的读出请求发送到存储器中的步骤，以及根据该测试模式的读出请求，通过数据输入输出总线将上述测试模式输入到存储器中，并将该测试模式与期望值进行比较的步骤。
其中，还可以将测试模式编号作为上述测试模式关联数据进行发送。
还可以将数据模式作为上述测试模式关联数据进行发送。
还包括在发送上述测试模式编号时，生成与上述测试模式编号相对应的测试模式并将该测试模式输出到数据输入输出总线中的步骤以及将测试模式的写入请求发送到存储器中的步骤。
还包括在发送上述数据模式时，根据该数据模式生成测试模式并将该测试模式输出到数据输入输出总线中的步骤以及将测试模式的写入请求发送到存储器中的步骤。
在将测试模式的读出请求或写入请求发送到存储器中时，还可以切断分离数据输入输出总线与内部数据总线之间的联系。
还可以根据测试模式与期望值的比较结果来确定存储器的缺陷位。
还可以根据存储器的缺陷位而求出LT辅助地址。
如上所述，依据本发明，由于在发送装置(模式编号发送装置或程序发送装置)发送测试模式关联数据(测试模式编号或数据模式)时，在生成与该测试模式关联数据相对应的测试模式的期望值的同时，将测试模式的读出请求发送到存储器中，在根据测试模式的读出请求，存储器将测试模式输出到数据输入输出总线中时，从该数据输入输出总线输入测试模式，并将测试模式与期望值进行比较，所以能够实现高速执行存储器的测试的效果而不必增加芯片的端子数量。
依据本发明，由于在模式编号发送装置发送测试模式编号时，根据与该测试模式编号相对应的数据模式而生成测试模式，所以能够实现以高速将测试模式写入存储器中的效果而不必增加芯片的端子数量。
依据本发明，由于在程序发送装置发送数据模式时，根据该数据模式而生成测试模式，并将该测试模式输出到数据输入输出总线中，所以能够实现以高速将测试模式写入存储器中的效果而不必增加芯片的端子数量。
依据本发明，由于在存储器控制装置将测试模式的读出请求或写入请求发送到存储器中时，设计了用于切断数据输入输出总线与内部数据总线之间的联系的总线切断装置，所以能够实现由CPU执行数据的写入处理或读出处理以外的处理的效果。
依据本发明，由于在比较装置的比较结果表示全部测试模式都与期望值一致的情况下，输出表示存储器中不存在缺陷位的判定结果，而在比较结果表示存在与期望值不一致的测试模式的情况下，输出表示存储器中存在缺陷位的判定结果，所以能够实现确认是否存在缺陷位的效果。
依据本发明，由于设计了用于设定通过上述数据输入输出总线而执行上述存储器的写入操作的测试方式的设定装置，所以能够实现高速执行诸如清除存储器的工作区域之类的处理的效果。
依据本发明，由于还设有用于根据比较装置的比较结果确定存储器的缺陷位的确定装置，所以具有能够识别存储器的缺陷位的效果。
依据本发明，由于还设有根据存储器的缺陷位而求出LT辅助地址的确定装置，所以具有使从存储器中除去缺陷位的激光整理过程的实施成为可能的效果。
依据本发明，由于在模式编号发生顺序存储装置的基础上发送测试模式编号，所以通过更新模式编号发生顺序存储装置，可以实现执行各种测试的效果。
依据本发明，由于设计了用于修正上述发送装置及上述测试模式生成装置内的至少一部分数据模式的修正装置，所以能够容易地生成各种测试模式，其结果是具有执行各种存储器测试的效果。
依据本发明，由于在发送测试模式关联数据(测试模式编号或数据模式)时，在生成与该测试模式关联数据相对应的测试模式的期望值的同时，将测试模式的读出请求发送到存储器中，在根据该测试模式的读出请求，由存储器将测试模式输出到数据输入输出总线中时，从该数据输入输出总线输入测试模式，并将测试模式与期望值进行比较，所以能够实现高速执行存储器的测试的效果而不必增加芯片的端子数量。
依据本发明，由于在发送测试模式编号时，根据与该测试模式编号相对应的数据模式而生成测试模式，所以能够实现以高速将测试模式写入存储器中的效果而不必增加芯片的端子数量。
依据本发明，由于在发送数据模式时，根据该数据模式而生成测试模式，并将该测试模式输出到数据输入输出总线中，所以能够实现以高速将测试模式写入存储器中的效果而不必增加芯片的端子数量。
依据本发明，由于在将测试模式的读出请求或写入请求发送到存储器中时，可以切断数据输入输出总线与内部数据总线之间的联系，所以能够实现由CPU执行数据的写入处理或读出处理以外的处理的效果。
依据本发明，由于可以根据测试模式与期望值的比较结果来确定存储器的缺陷位，所以具有能够识别存储器的缺陷位的效果。
依据本发明，由于还可以根据存储器的缺陷位而求出LT辅助地址，所以具有使从存储器中除去缺陷位的激光整理过程的实施成为可能的效果。
图1是依据本发明实施例1的存储器测试装置的结构图。
图2是依据本发明实施例1的存储器测试方法的流程图。
图3是依据本发明实施例1的存储器测试方法的流程图。
图4是依据本发明实施例5的存储器测试装置的结构图。
图5是依据本发明实施例6的存储器测试装置的结构图。
图6是现有的存储器测试装置的结构图。
(实施例1)
图1是依据本发明实施例1的存储器测试装置的结构图。如图所示，21是用于装载作为测试对象的存储器30的芯片，22是用于存储包含模式程序和测试模式编号的写命令等的模式程序存储器(发送装置，模式编号发送装置，程序发送装置，模式编号发生顺序存储装置)，模式程序中存储用于控制存储器测试流向的跳转命令和循环计数命令等处理控制命令，用于控制存储在CPU23的寄存器23a中的测试模式的写入地址或读出地址的地址加减运算命令，包含测试模式编号的写命令的发送命令以及其他存储器测试所需的命令。23是用于按照存储在模式程序存储器22中的模式程序中所记录的执行顺序，执行处理控制命令和地址加减运算命令等，特别是在将测试模式写入存储器30中或从存储器30中读出测试模式的情况下，根据模式程序的发送命令，从模式程序存储器22接收包含测试模式编号的写命令并发送该写命令的CPU(发送装置，模式编号发送装置，程序发送装置)。23a是用于存储写入地址或读出地址(地址信息)的寄存器，24是用于在CPU23发送命令时，根据存储在CPU23的寄存器23a中的写入地址或读出地址而检测出CPU23的访问对象的地址译码器(存储器控制装置)。
25是输入用于指示执行存储器测试的测试执行信号的存储器测试端子，26是模式发生器(存储器控制装置，总线切断装置，测试模式生成装置，期望值生成装置)，用于输入来自存储器测试端子25的测试执行信号，并在从地址译码器接收表示存储器30所选择内容的通知作为CPU23的访问对象时，指示总线控制器27发送对存储器30的写命令(测试模式的写入请求)或读命令(测试模式的读出请求)，同时指示数据总线控制器29切断数据输入输出总线29b与内部数据总线29a之间的联系，并根据与包含在写命令中的测试模式编号，输出测试模式。
27是总线控制器(存储器控制装置)，用于在模式发生器26的指示下，将写命令或读命令发送到存储器30中，同时将应向存储器30输出地址信息(写入地址或读出地址)的指示输出到地址控制器28中。28是地址控制器(存储器控制装置)，用于在总线控制器27的指示下，输入来自内部地址总线28a的地址信息，并将该地址信息输出到存储器30中。29是数据总线控制器(总线切断装置)，用于在模式发生器26的指示下，切断数据输入输出总线29b与内部数据总线29a之间的联系。30是存储器，一方面，在从总线控制器27接收写命令时，输入来自数据输入输出总线29把的测试模式信号，并将该测试模式信号写入从地址控制器28输出的写入地址中，另一方面，在从总线控制器27接收读命令时，读出存储在从地址控制器28输出的读出地址中的测试模式信号，并将该测试模式信号输出到数据输入输出总线29b中。31是控制端子，32是地址端子，33是数据端子。
34是多个数据电平生成比较器(测试模式生成装置，期望值生成装置，比较装置)，一方面，在模式发生器26指示总线控制器27发送写命令时，通过数据输入输出总线29b，向存储器30输出与模式发生器26输出的测试模式相对应的H电平或L电平信号(测试模式信号)，另一方面，在模式发生器26指示总线控制器27发送读命令时，生成与模式发生器26输出的测试模式相对应的期望值(H电平或L电平值)，同时从数据输入输出总线29b输入由存储器30输出的测试模式信号，并将该测试模式信号与期望值进行比较。
35是综合判定器(综合判定装置)，一方面，在全部数据电平生成比较器34都表示测试模式信号与期望值一致的情况下，将存储器30中不存在缺陷位的判定结果输出到综合判定端子36，另一方面，在任一个数据电平生成比较器34表示测试模式信号与期望值不一致的情况下，将存储器30中存在缺陷位的判定结果输出到综合判定端子36。36是用于输出综合判定器35的判定结果的综合判定端子。40是修正装置，用于修正存储在模式发生器26的内置存储器中的数据模式或存储在模式程序存储器22中的模式程序。在实施例3中，将对修正装置40进行说明。
下面，对图1中各块的信号及数据的输入输出进行说明。CPU23包括内部控制总线27a，内部地址总线28a及内部数据总线29a三种总线。通过这些总线，CPU23在将内部模式程序控制信号及内部模式程序地址信号提供给模式程序存储器22的同时，与模式程序存储器22一起进行内部模式程序数据的接收。而且，CPU在将内部数据模式控制信号及内部数据模式地址信号提供给模式发生器26的同时，进行内部数据模式数据的接收。CPU23在通过内部控制总线27a和内部地址总线28a将内部总线控制信号和内部地址信号提供给总线控制器27及地址控制器28的同时，通过内部数据总线29a，与总线控制器29一起进行内部数据的接收。
地址译码器24通过内部地址总线28a从CPU23接收译码地址，并通过内部控制总线27a将选择地址提供给总线控制器27。在总线控制器27中，还通过控制端子31输入外边总线扩展信号。总线控制器27根据这些输入信号，提供数据控制信号并向存储器30提供存储器控制信号。在地址控制器28中，除了内部地址信号及地址控制信号以外，还通过地址端子32提供外部地址信号。地址控制器28根据这些信号向存储器30提供存储器地址信号。数据总线控制器29除了接收内部数据及数据控制信号以外，还通过数据端子33接收外部数据，并根据这些信号和数据，进行存储器数据的接收。
在模式发生器26中，除了来自CPU23的信号以外，还提供来自存储器测试端子25的存储器测试执行信号。在提供此信号且CPU23将存储器30作为访问对象的情况下，模式发生器26在总线控制器27中进行测试模式的写入请求或读出请求，接着在总线控制器29中指示强制切断总线。而且在将测试模式提供给各数据电平生成比较器34的同时，将在进行写入请求及读出请求时的理解该含义的信息作为操作方式信号而提供。
数据电平生成比较器34在写入测试模式时，通过数据输入输出总线29b将与测试模式相对应的测试模式信号提供给存储器30，在读出测试模式时，通过数据输入输出总线29b从存储器30中读出测试模式信号。并将数据的比较结果提供给综合判定器35。综合判定器35通过综合判定端子36输出综合判定结果。
图2及图3是依据本发明实施例1的存储器测试方法的流程图。
下面对操作进行说明。
在本实施例1中，通过图中未示出的PLL倍增电路的作用，说明具有与1个外部时钟相对应的4个内部时钟的芯片21的操作。
作为在存储器30中准备写入或读出所需要的设置时间，在内部时钟中需要12个时钟周期(在外部时钟中为3个时钟周期)。
作为在存储器30中实际执行写入或读出所需要的时间，在内部时钟中需要2个时钟周期(在外部时钟中为1/2个时钟周期)。
而且，数据端子33的数量与图6所示的现有技术一样为16个，数据输入输出总线29b的总线数据宽度为128位。
为了确定存储器30中是否存在缺陷位，首先，在存储器30中执行测试模式的写入处理。
具体地，首先，在内部时钟的第一时钟(外部时钟的第1/4时钟)中，CPU23根据模式程序的发送命令，从模式程序存储器22接收包含测试模式编号的写命令(步骤ST1)。
写命令=Write[(写入)测试模式编号]
然后，CPU23在从模式程序存储器22接收写命令时，在内部时钟的第2时钟(外部时钟的第2/4时钟)，将构成该写命令的测试模式编号发送到内部数据总线29a，并根据模式程序的地址加减运算命令，将存储在寄存器23a中的写入地址发送到内部地址总线28a中(步骤ST2)。
由此，在CPU23将写入地址发送到内部地址总线28a中时，地址译码器24根据该写入地址检测出CPU23选择存储器30作为访问对象，并通知模式发生器26。然后，在从地址译码器24接收该通知时，在输入来自存储器测试端子25的测试执行信号的情况下，为了对存储器30执行测试模式的写入处理，模式发生器26指示总线控制器27发送对存储器30的写命令(测试模式的写入请求)(步骤ST3)。
由此，由于从总线控制器27将写命令发送到存储器30中并且从地址控制器28将测试模式的写入地址发送到存储器30中(地址控制器28在总线控制器27的指示下，输入来自内部地址总线28a的测试模式的写入地址并将该写入地址输出到存储器30中)(步骤ST4)，所以存储器30可以执行写入处理的准备处理。但是，由于必须将写入存储器30中的测试模式信号输出到存储器30中，所以模式发生器26通过内部数据总线29a而输入从CPU23输出的测试模式编号，并根据与该测试模式编号相对应的数据模式，将测试模式输出到数据电平生成比较器34中(步骤ST5)。
数据电平生成比较器34将多个数据模式存储在图中未示出的内部存储器中，同时选择与从内部数据总线29a输入的测试模式相对应的数据模式。
然后，在模式发生器26向总线控制器27指示发送写命令时，数据电平生成比较器34通过数据输入输出总线29b将与从模式发生器26输出的测试模式相对应的H电平或L电平的信号(测试模式信号)输出到存储器30中(步骤ST6)。
为了能够与数据输入输出总线29b的总线数据宽度相符地输出测试模式信号，128个数据电平生成比较器34被连接到数据输入输出总线29b上。从而，在测试模式信号为128位的数据时，能够一次将测试模式信号输出到存储器30中。
由此，在从内部时钟的第3时钟(外部时钟的第3/4时钟)到内部时钟的第14时钟(外部时钟的第3+2/4时钟)，存储器30执行测试模式信号的写入准备处理(步骤ST8)，但在内部时钟的第3时钟，由于在模式发生器26的指示下，数据总线控制器29切断了数据输入输出总线29b与内部数据总线29a的联系，(步骤ST7)，所以无论CPU23向内部数据总线29a输出什么数据，都可以避免该数据与输出到数据输入输出总线29a中的测试模式信号不符而冲突的现象。从而，CPU23可以从此时开始下一操作(例如处理的循环判断，下一次访问的写入地址的设置)等。
然后，在存储器30完成了测试模式信号的写入准备处理时，从内部时钟的第15时钟(外部时钟的第3+3/4时钟)到内部时钟的第16时钟(外部时钟的第4时钟)，执行实际写入输出到数据输入输出总线29b中的测试模式信号的处理(步骤ST9)。
因而，在图6所示的现有技术中，将128位的测试模式信号写入存储器中的实际时间需要内部时钟中的32个时钟(外部时钟中的8个时钟)(需要将测试模式分成8次进行输出)。
其结果是，从产生测试模式的写入请求到实际写入存储器中所需要的时间在图6所示的现有技术中需要内部时钟中的44个时钟(外部时钟中的11个时钟)(其中在存储器操作的设置中需要内部时钟中的12个时钟(外部时钟中的3个时钟)以及在写入数据过程中需要内部时钟中的32个时钟(外部时钟中的8个时钟))，而在本实施例1中，只需内部时钟中的16个时钟即可完成。
在连续的处理中，在除了CPU23的写入处理以外的处理中能够使用的时钟周期数为内部时钟中的14个时钟(外部时钟中的3.5个时钟)(CPU23在内部时钟的第3个时钟进行切断)。
在完成了对存储器30的一系列测试模式的写入处理之后，接着执行用于读出存在存储器30中的测试模式的读出处理，并执行判断该测试模式与期望值是否一致的处理。
具体地，首先，在内部时钟的第一时钟(外部时钟的第1/4时钟)中，CPU23根据模式程序的发送命令，从模式程序存储器22接收写命令(步骤ST11)。
写命令=Write[(读出)测试模式编号]
然后，CPU23在从模式程序存储器22接收写命令时，在内部时钟的第2时钟(外部时钟的第2/4时钟)，将构成该写命令的测试模式编号发送到内部数据总线29a，并根据模式程序的地址加减运算命令，将存储在寄存器23a中的读出地址发送到内部地址总线28a中(步骤ST12)。
由此，在CPU23将读出地址发送到内部地址总线28a中时，地址译码器24根据该读出地址检测出CPU23选择存储器30作为访问对象，并通知模式发生器26。然后，在从地址译码器24接收该通知时，在输入来自存储器测试端子25的测试执行信号的情况下，为了对存储器30执行测试模式的读出处理，模式发生器26指示总线控制器27发送对存储器30的读命令(测试模式的读出请求)(步骤ST13)。
由此，由于从总线控制器27将读命令发送到存储器30中并且从地址控制器28将测试模式的读出地址发送到存储器30中(地址控制器28在总线控制器27的指示下，输入来自内部地址总线28a的测试模式的读出地址并将该读出地址输出到存储器30中)(步骤ST14)，所以存储器30可以执行读出处理的准备处理。但是，由于必须判定从存储器30读出的测试模式信号与期望值是否一致，所以模式发生器26通过内部数据总线29a而输入从CPU23输出的测试模式编号，并根据与该测试模式编号相对应的数据模式，将测试模式输出到数据电平生成比较器34中(步骤ST15)。
然后，在模式发生器26向总线控制器27指示发送读命令时，数据电平生成比较器34生成与从模式发生器26输出的测试模式相对应的期望值(H电平或L电平的值)(步骤ST16)。
然后，在从内部时钟的第3时钟(外部时钟的第3/4时钟)到内部时钟的第14时钟(外部时钟的第3+2/4时钟)，存储器30执行测试模式信号的读出准备处理(步骤ST18)，但在内部时钟的第3时钟，由于在模式发生器26的指示下，数据总线控制器29切断了数据输入输出总线29b与内部数据总线29a的联系，(步骤ST17)，所以无论CPU23向内部数据总线29a输出什么数据，都可以避免该数据与输出到数据输入输出总线29a中的测试模式信号不符而冲突的现象。从而，CPU23可以从此时开始下一操作(例如处理的循环判断，下一次访问的读出地址的设置)等。
然后，在存储器30完成了测试模式信号的读出准备处理时，从内部时钟的第15时钟(外部时钟的第3+3/4时钟)到内部时钟的第16时钟(外部时钟的第4时钟)，执行实际读出测试模式信号的处理，并将该测试模式信号输出到数据输入输出总线29b中(步骤ST19)。
因而，在图6所示的现有技术中，除去启动以外的时间，用于从存储器中读出128位的测试模式信号的实际时间需要内部时钟中的32个时钟(外部时钟中的8个时钟)(需要将测试模式分成8次进行输出)。
然后，在存储器30将测试模式信号输入数据输入输出总线29b时，从数据输入输出总线29b向数据电平生成比较器34输入该测试模式信号，并比较该测试模式信号和期望值(步骤ST20)。
然后，一方面在全部数据电平生成比较器34都指示测试模式信号与期望值一致的情况下，综合判定器35将指示存储器30中不存在缺陷位的判定结果输出到综合判定端子36中，另一方面，在任一个数据电平生成比较器34指示测试模式信号与期望值不一致的情况下，将指示存储器30中存在缺陷位的判定结果输出到综合判定端子36中(步骤ST21)。
其结果是，从产生测试模式的读出请求到完成比较处理所需要的时间在图6所示的现有技术中需要内部时钟中的44个时钟(外部时钟中的11个时钟)(其中在存储器操作的设置中需要内部时钟中的12个时钟(外部时钟中的3个时钟)以及在读出数据过程中需要内部时钟中的32个时钟(外部时钟中的8个时钟))，而在本实施例1中，只需内部时钟中的16个时钟即可完成，从而能够以大约3倍的速度执行存储器测试。
在连续的处理中，在除了CPU23的读出处理以外的处理中能够使用的时钟周期数为内部时钟中的14个时钟(外部时钟中的3.5个时钟)(CPU23在内部时钟的第3个时钟进行切断)。
由上可知，由于依据本发明，在存储器30根据测试模式的读出请求将测试模式信号输出到数据输入输出总线29b之后，从该数据输入输出总线29b输入测试模式信号并比较该测试模式信号与期望值，所以无须增加芯片21的端子数即可实现高速执行存储器30的测试处理的效果。
实施例2
在上述实施例1中，示出了CPU23发送包含测试模式编号的写命令，但CPU23也可以发送包含数据模式的写命令，同样能够实现与上述实施例1相同的效果。
即，在模式程序存储器22中，存储包含数据模式的写命令并由CPU23发送包含数据模式的写命令。
而在模式发生器26的内置存储器中不存储数据模式，根据从CPU23输出的数据模式而输出测试模式。
与包含测试模式编号的写命令相比，由于包含数据模式的写命令中的数据量较大，所以CPU23占用内部数据总线29a的时间比上述实施例1所用的时间长，但同时由于不再需要模式发生器26的内置存储器，所以不再需要选择与测试模式编号相对应的数据模式的处理。
实施例3
在上述实施例1和2中，没有特别涉及存储在模式发生器26的内置存储器中的数据模式或存储在模式程序存储器22中的模式程序的修正，但也可以设计用于修正该数据模式及模式程序的修正装置40(参照图1)。
从而，由于能够容易地生成各种测试模式，所以具有能够执行各种存储器测试的效果。
还有，通过使模式程序存储器22的一部分或全部为ROM或闪速存储器，可以在将芯片组合成成品后接通电源时执行测试。
实施例4
在上述实施例1和2中，示出了依据1组模式程序列而生成测试模式，但也可以依据多组模式程序列来生成测试模式，能够实现与上述实施例1和2相同的效果。
实施例5
图4是依据本发明实施例5的存储器测试装置的结构示意图，在图中省略了对具有与图1相同的附图标记的同一或相应部分的说明。
37是用于设定存储器的测试方式的存储器测试寄存器(设定装置)。存储器测试寄存器37用于在芯片21的内部设定存储器测试方式。即，CPU23通过各个内部总线27a，28a及29a，与存储器测试寄存器37一起进行信息的接收，根据模式程序，将存储器测试寄存器37设定为存储器测试方式。存储器测试寄存器37的输出与对存储器测试端子25的输入一同被提供给截止电路42，依据截止电路42的输出的测试执行信号被提供给模式发生器26。
下面对操作进行说明。
例如，在对存储器30的操作区域清零的情况下，CPU23将相同的内容写入存储器30中，但CPU23一次写入的位数通常取决于内部数据总线29a的总线数据宽度(内部数据总线29a的总线数据宽度通常被设计成与CPU23一次取出的数据位数相符)。
但是，由于内部数据总线29a的总线数据宽度通常窄于数据输入输出总线29b的总线数据宽度，因此在传送写入数据时，存在内部数据总线29a成为瓶颈并使高速的写入处理变为困难的情况。
在实施例5中，能够在对存储器30的操作区域清零等情况下，与存储器测试时相同，不使用内部数据总线29a，从数据电平生成比较器34经过数据输入输出总线29b而将写入数据输出到存储器30中。
具体地，利用存储器测试寄存器37，以后的处理在CPU23中识别的不是通常的程序模式而是存储器的测试方式。
由此，CPU23以后执行与上述实施例1相同的处理，所以如果测试模式信号选择相同电平的信号(如全部为H电平信号)为数据模式，则能够对存储器30的操作区域清零。
以内部数据总线29a的总线数据宽度为32位，数据输入输出总线29b的总线数据宽度为128位为例，在向存储器30写入128位数据的情况下，通常在经过内部数据总线29a写数据时，CPU23写入数据的次数为4次。
从而，在第一次发送写入命令中需要内部时钟的2个时钟，在存储器的写入准备处理中需要内部时钟的12个时钟，在第一次的写入处理中需要内部时钟的2个时钟，在第二次～第四次发送写入命令中需要内部时钟的2×3个时钟，在第二次～第四次写入处理中需要内部时钟的2×3个时钟，合计需要内部时钟的28个时钟。
由此，在设定存储器的测试方式时，如上述实施例1所示，若有16个内部时钟，则可以完成数据的写入处理，因此在设定存储器的测试方式时，数据的写入速度大约增大为原来的2倍。
因而，在上述实施例1中，虽然从存储器测试端子25输入用于指示执行存储器测试的测试执行信号，但由于只将该测试执行信号输出到模式发生器26中而没有输出到CPU23中，所以CPU23不能识别存储器的测试方式，如果象实施例5一样，虽然不使用内部数据总线29a且不能执行对存储器30的操作区域进行的清零处理等，但在从存储器测试端子25输入测试执行信号时，也将该信号输出到CPU23中，就能够执行与实施例5相同的处理。
由上可知，依据实施例5，由于设计了用于设定存储器的测试方式的存储器测试寄存器37，所以能够实现高速执行诸如对存储器30的操作区域清零等处理的效果。
在设计了用于设定存储器的测试方式的存储器测试寄存器37时，CPU23还具有能够同时执行“Logic Test”及“Memory Test”的效果。
即，在现有技术中，在存储器内置CPU中，“Logic Test”和“Memory Test”是通过利用各自的设备来执行的，但在实施例5中，将存储器测试用的数据模式嵌入“Logic Test”中所使用的CPU23的代码中，所以实质上只利用“LogicTest”用的测试器就能够完成这些功能。
实施例6
图5是依据本发明实施例6的存储器测试装置的结构示意图，在图中省略了对具有与图4相同的附图标记的同一或相应部分的说明。
38是用于存储全部数据电平生成比较器34的比较结果的数据测试结果保存器(特定装置)，39是CPU(模式编号发送装置，特定装置)，它除了与CPU23相同的功能以外，还用于根据全部数据电平生成比较器34的比较结果确定存储器30的缺陷位，并根据存储器30的缺陷位而求出LT(laser trimming)辅助地址。数据测试结果保存器38一方面输入全部数据电平生成比较器34的比较结果，另一方面通过内部控制总线27a及内部地址总线28a，分别接收来自CPU39的控制输入信号和地址信号，并通过内部数据总线29a将全部数据电平生成比较器34的比较结果提供给CPU39。
下面对操作进行说明。
在存储器30中，有备用行线和备用列线，并且在由于任何原因而导致存储器30中产生缺陷位时，就不能使用与此缺陷位相连接的行线和列线了。
这个不可用的行线和列线的物理位置被称为辅助地址，但在发现了这个辅助地址之后，通过切断该行线和列线，而以备用行线和备用列线取而代之，就形成了从存储器30中除去缺陷位的过程(激光整理过程、LT过程)。
在该LT过程中，根据缺陷位求出最适当的辅助地址的过程就是LT辅助程序。
在上述实施例1到实施例5中，虽然能够确认是否存在缺陷位，但不能确定该缺陷位并不能求出LT辅助地址，所以在本实施例6中，数据测试结果保存器38存储全部数据电平生成比较器34的比较结果，而CPU39根据全部数据电平生成比较器34的比较结果而确定出存储器30的缺陷位。
然后，CPU39在确定存储器30的缺陷位时执行LT辅助程序，并根据存储器30的缺陷位而求出LT辅助地址。
由上可知，依据本实施例6，由于其结构是根据全部数据电平生成比较器34的比较结果确定存储器30的缺陷位，根据存储器30的缺陷位而求出LT辅助地址，所以具有能够执行从存储器30中除去缺陷位的激光整理过程的效果。

Claims (15)

1．一种存储器测试装置，其特征在于包括：
发送装置，用于发送指定测试模式的测试模式关联数据，
期望值生成装置，用于根据该测试模式关联数据而生成所指定的测试模式的期望值，
存储器控制装置，用于响应上述测试模式关联数据，将测试模式的读出请求发送到存储器中，以及
比较装置，用于根据该测试模式的读出请求，通过数据输入输出总线从存储器中读出上述测试模式，并将该测试模式与期望值进行比较。
2．如权利要求1所述的存储器测试装置，其特征在于上述发送装置包括将测试模式编号作为上述测试模式关联数据发送的模式编号发送装置。
3．如权利要求1所述的存储器测试装置，其特征在于上述发送装置包括将数据模式作为上述测试模式关联数据发送的程序发送装置。
4．如权利要求2所述的存储器测试装置，其特征在于上述存储器测试装置还包括用于生成与上述测试模式编号相对应的测试模式并将该测试模式输出到数据输入输出总线中的测试模式生成装置，在上述模式编号发送装置发送测试模式编号时，上述存储器控制装置将测试模式的写入请求发送到存储器中。
5．如权利要求3所述的存储器测试装置，其特征在于上述存储器测试装置还包括根据上述数据模式生成测试模式并将该测试模式输出到数据输入输出总线中的测试模式生成装置，在上述程序发送装置发送数据模式时，上述存储器控制装置将测试模式的写入请求发送到存储器中。
6．如权利要求1至5中任一所述的存储器测试装置，其特征在于设有在存储器控制装置将测试模式的读出请求或写入请求发送到存储器中时，用于切断数据输入输出总线与内部数据总线之间的联系的总线切断装置。
7．如权利要求1至5中任一所述的存储器测试装置，其特征在于设有一种在比较装置的比较结果表示全部测试模式都与期望值一致的情况下，输出表示存储器中不存在缺陷位的判定结果，而在比较结果表示存在与期望值不一致的测试模式的情况下，输出表示存储器中存在缺陷位的判定结果的综合判定装置。
8．如权利要求1至5中任一所述的存储器测试装置，其特征在于设有用于设定通过上述数据输入输出总线而执行上述存储器的写入操作的测试方式的设定装置。
9．如权利要求1至5中任一所述的存储器测试装置，其特征在于设有用于根据比较装置的比较结果确定存储器的缺陷位的确定装置。
10．如权利要求9所述的存储器测试装置，其特征在于确定装置根据存储器的缺陷位而求出LT辅助地址。
11．如权利要求2或4所述的存储器测试装置，其特征在于模式编号发送装置依据模式编号发生顺序存储装置而发送测试模式编号。
12．如权利要求1至5中任一所述的存储器测试装置，其特征在于设有用于修正上述发送装置及上述测试模式生成装置内的至少一部分数据模式的修正装置。
13．一种存储器测试方法，其特征在于包括：
发送测试模式关联数据的步骤，
根据该测试模式关联数据而生成所指定的测试模式的期望值的步骤，
响应上述测试模式关联数据，将测试模式的读出请求发送到存储器中的步骤，以及
根据该测试模式的读出请求，通过数据输入输出总线将上述测试模式输入到存储器中，并将该测试模式与期望值进行比较的步骤。
14．如权利要求13所述的存储器测试方法，其特征在于还包括将测试模式编号作为上述测试模式关联数据进行发送的步骤，生成与上述测试模式编号相对应的测试模式并将该测试模式输出到数据输入输出总线中的步骤以及将测试模式的写入请求发送到存储器中的步骤。
15．如权利要求13所述的存储器测试方法，其特征在于还包括将数据模式作为上述测试模式关联数据进行发送的步骤，根据该数据模式生成测试模式并将该测试模式输出到数据输入输出总线中的步骤以及将测试模式的写入请求发送到存储器中的步骤。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100451668C (zh) * 2003-07-02 2009-01-14 诺基亚有限公司 存储总线检查过程
CN101243402B (zh) * 2005-08-11 2011-08-31 大陆-特韦斯贸易合伙股份公司及两合公司 用于控制或调节至少部分安全关键处理的微处理器系统
CN104460643A (zh) * 2013-09-24 2015-03-25 上海联影医疗科技有限公司 控制局域网络总线控制单元的测试方法、测控装置及系统
CN105322153A (zh) * 2014-07-31 2016-02-10 株式会社东芝 非水电解质电池、电池模块、以及电池组
CN106205727A (zh) * 2015-04-30 2016-12-07 晨星半导体股份有限公司 存储器测试数据产生电路与方法
CN112363875A (zh) * 2020-10-21 2021-02-12 海光信息技术股份有限公司 一种系统缺陷检测方法、设备、电子设备和存储介质
CN113835970A (zh) * 2021-10-09 2021-12-24 南阳理工学院 一种计算机存储器优化装置及其优化方法
US11460502B2 (en) * 2017-06-20 2022-10-04 Phosphil Inc. Processor-based measuring method for testing device under test, and measuring device using same

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3509001B2 (ja) * 1999-12-07 2004-03-22 松下電器産業株式会社 自己診断テスト回路機能を備えた半導体集積回路および半導体集積回路のテスト方法
JP4002378B2 (ja) * 1999-12-27 2007-10-31 エルピーダメモリ株式会社 電子回路
JP2002025298A (ja) * 2000-07-05 2002-01-25 Mitsubishi Electric Corp 集積回路
US6701470B1 (en) * 2000-08-29 2004-03-02 Micron Technology, Inc. Method for testing a memory device having different number of data pads than the tester
JP4309086B2 (ja) * 2001-12-20 2009-08-05 株式会社ルネサステクノロジ 半導体集積回路装置
CN100375197C (zh) * 2002-03-28 2008-03-12 华邦电子股份有限公司 非挥发性存储器的测试方法
US6799133B2 (en) * 2002-09-24 2004-09-28 Analog Devices, Inc. Test mode control circuit for reconfiguring a device pin of an integrated circuit chip
US20050149792A1 (en) * 2002-12-20 2005-07-07 Fujitsu Limited Semiconductor device and method for testing the same
JP2004280924A (ja) * 2003-03-14 2004-10-07 Oki Electric Ind Co Ltd メモリテスト回路
US7320045B2 (en) * 2004-02-05 2008-01-15 Research In Motion Limited Automatic detection of the bit width of a data bus
US20120137187A1 (en) * 2010-11-28 2012-05-31 Freescale Semiconductor, Inc System and method for scan testing integrated circuits
KR20150140041A (ko) * 2014-06-05 2015-12-15 에스케이하이닉스 주식회사 반도체 메모리 장치 및 테스트 방법
US9599673B2 (en) 2014-10-15 2017-03-21 Freescale Semiconductor, Inc. Structural testing of integrated circuits
CN113450865B (zh) * 2020-03-26 2022-05-20 长鑫存储技术有限公司 存储器测试系统及其测试方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4460997A (en) * 1981-07-15 1984-07-17 Pacific Western Systems Inc. Memory tester having memory repair analysis capability
US4736373A (en) * 1981-08-03 1988-04-05 Pacific Western Systems, Inc. Memory tester having concurrent failure data readout and memory repair analysis
US5905738A (en) * 1991-05-19 1999-05-18 Texas Instruments Incorporated Digital bus monitor integrated circuits
JP2796590B2 (ja) * 1991-08-07 1998-09-10 三菱電機株式会社 メモリ装置及びそれを使用したデータ処理装置
JP2922060B2 (ja) * 1992-07-27 1999-07-19 富士通株式会社 半導体記憶装置
JPH06110724A (ja) 1992-09-25 1994-04-22 Fuji Xerox Co Ltd バス故障検出装置
JP3516748B2 (ja) 1994-11-24 2004-04-05 株式会社アドバンテスト 半導体メモリ試験装置
KR970001564U (ko) * 1995-06-21 1997-01-21 자동차용 후부차체의 보강구조
KR0167677B1 (ko) * 1995-08-31 1999-02-01 김광호 다중 비트 테스트를 위한 패턴 발생기를 가지는 메모리 테스트 시스템
KR100197554B1 (ko) * 1995-09-30 1999-06-15 윤종용 반도체 메모리장치의 고속테스트 방법
JPH1027497A (ja) * 1996-07-11 1998-01-27 Advantest Corp メモリ試験装置
JP3673027B2 (ja) 1996-09-05 2005-07-20 沖電気工業株式会社 テスト対象の半導体記憶回路を備えた半導体記憶装置
JP3549174B2 (ja) * 1996-09-30 2004-08-04 株式会社アドバンテスト メモリ試験装置
JP2934608B2 (ja) * 1996-09-30 1999-08-16 アジアエレクトロニクス株式会社 半導体メモリ試験方法及びその装置
US5954817A (en) * 1996-12-31 1999-09-21 Motorola, Inc. Apparatus and method for securing electronic information in a wireless communication device
US5838694A (en) * 1997-04-28 1998-11-17 Credence Systems Corporation Dual source data distribution system for integrated circuit tester

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100451668C (zh) * 2003-07-02 2009-01-14 诺基亚有限公司 存储总线检查过程
CN101243402B (zh) * 2005-08-11 2011-08-31 大陆-特韦斯贸易合伙股份公司及两合公司 用于控制或调节至少部分安全关键处理的微处理器系统
CN104460643A (zh) * 2013-09-24 2015-03-25 上海联影医疗科技有限公司 控制局域网络总线控制单元的测试方法、测控装置及系统
CN105322153A (zh) * 2014-07-31 2016-02-10 株式会社东芝 非水电解质电池、电池模块、以及电池组
CN106205727A (zh) * 2015-04-30 2016-12-07 晨星半导体股份有限公司 存储器测试数据产生电路与方法
US11460502B2 (en) * 2017-06-20 2022-10-04 Phosphil Inc. Processor-based measuring method for testing device under test, and measuring device using same
CN112363875A (zh) * 2020-10-21 2021-02-12 海光信息技术股份有限公司 一种系统缺陷检测方法、设备、电子设备和存储介质
CN112363875B (zh) * 2020-10-21 2023-04-07 海光信息技术股份有限公司 一种系统缺陷检测方法、设备、电子设备和存储介质
CN113835970A (zh) * 2021-10-09 2021-12-24 南阳理工学院 一种计算机存储器优化装置及其优化方法
CN113835970B (zh) * 2021-10-09 2022-05-10 南阳理工学院 一种计算机存储器优化装置及其优化方法

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