CN1751356A - 用于存储器的可变刷新控制 - Google Patents

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Abstract

存储器(10)包括用于控制使用电容进行数据存储的存储器阵列(12)的刷新速度的可变刷新控制电路(20)。在一个实施例中，多个测试存储器单元(30，32，34和36)中的每一个测试单元被以不同的速度刷新。提供了用于监视所述多个测试存储器单元的每一个的被存储的逻辑状态的监视电路(18)，并且作为响应，调整存储器阵列(12)的刷新速度。在另一个实施例中，可变刷新控制电路(20’)包括多个测试存储器单元(70，72，74和76)，它们被以相同的速度刷新，但是，每个测试存储器单元(70，72，74和76)被实现为具有与其它测试存储器单元不同的电荷存储能力。监视电路(18)监视所述多个测试存储器单元(70，72，74和76)的每一个的被存储的逻辑状态，并且作为响应，调整存储器阵列(12)的刷新速度。

Description

用于存储器的可变刷新控制
技术领域
本发明一般地涉及集成电路存储器，并且更具体地涉及用于动态随机访问存储器(DRAM)的可变刷新控制。
背景技术
动态随机访问存储器(DRAM)是一种公知的存储器类型，它依赖电容存储表示两种逻辑状态的电荷。一般地，每个DRAM单元包括电容和访问晶体管。被存储在电容中的电荷随着时间泄漏，从而由DRAM单元存储的数据需要被周期地读和重新写，或是“刷新”。周期的刷新操作需要大量的功率。
从电容泄漏的电荷数量依据电压、温度和处理的变化极大地改变。较高的温度或电压引起比相对较低的温度或电压更高的泄漏。同样，处理的改变可以引起更大的泄漏。因此，对于具有固定刷新速度的DRAM，存储器单元必须被以一种在最坏泄漏情况下保证可靠的存储器保持的速度刷新。对于以电池供电的设备，功率消耗尽可能的低是重要的。固定的刷新速度可能需要比以电池供电的存储器的可靠操作所必需的功率更高的功率消耗。
因此，需要具有可变速度刷新控制电路的DRAM，它可以准确地确定刷新速度以便可靠地控制存储器的刷新操作，并且减小以电池供电的应用中存储器的功率消耗。
附图说明
从下面参考附图对优选实施例的详细说明，本领域的技术人员将会容易地明了本发明的上述和其它以及更特定的目的和优点：
图1以方框图的形式示出了根据本发明的集成电路存储器；
图2以方框图的形式示出了图1的实施例的可变刷新控制电路的一个实施例；
图3以方框图的形式示出了图1的实施例的可变刷新控制电路的另一个实施例。
具体实施方式
一般地，本发明提供了包括多个测试存储器单元的具有可变刷新控制电路的存储器，以便确定用于给出可靠的性能和较低的功率消耗的存储器的最佳刷新速度。可变刷新控制电路包括多个测试存储器单元。在一个实施例中，多个大体上相同的测试存储器单元中的每一个包括用于存储表示被存储的逻辑状态的电荷的电容，并且多个测试存储器单元的每一个被以与其它测试存储器单元不同的速度刷新。提供了一种用于监视所述多个测试存储器单元中的每一个的被存储的逻辑状态的监视电路，并且作为响应，所述多个存储器单元的刷新速度被调整。
在本发明的另一个实施例中，可变刷新控制电路包括多个测试存储器单元，其中所述测试存储器单元中的每一个包括用于存储表示被存储的逻辑状态的电荷的不同大小的电容，并且所述多个测试存储器单元中的每一个被实现为具有与其它测试存储器单元不同的被存储的电荷和泄漏容限(tolerance)。监视电路监视所述多个测试存储器单元中的每一个的被存储的逻辑状态，并且作为响应，调整存储器阵列12的多个存储器单元的刷新速度。
上面的实施例提供了在一个处理，电压和温度(PVT)范围内以最佳刷新速度刷新存储器阵列的优点。这允许存储器仅以为任意特定的PVT提供可靠的数据存储所必须的频率被刷新。与使用基于最坏情况PVT的固定的较高刷新速度的存储器相比，基于来自“芯片上”的测试存储器单元的反馈的可调整的较低的刷新速度将提供所述存储器的较低的功率消耗。
图1以方框图的形式示出了根据本发明的集成电路存储器10。集成电路存储器10包括存储器阵列12，控制，解码器，感测放大器和I/O电路块14，刷新控制电路16，监视电路18和可变刷新控制电路20。集成电路存储器10可以是“独立的”存储器或是嵌入的存储器。存储器阵列12是存储器单元的阵列，其中存储器单元被连接在位线和字线的交点处。存储器单元可以被组织到多个存储器单元块内。在示出的实施例中，存储器单元是具有电容和访问晶体管的传统的动态随机访问存储器(DRAM)单元。所述电容用于存储表示被存储的逻辑状态的电荷。访问晶体管用于当访问存储器单元时响应被选择的字线，将所述电容连接到位线。在其它实施例中，存储器阵列12可以包括需要周期进行刷新以便保持被存储的逻辑状态的其它存储器单元类型。
块14包括用于访问存储器阵列以便进行读，写和刷新操作，并且被以多条导线连接到所述存储器阵列的电路。在读和写操作过程中，集成电路存储器10起类似于传统的DRAM的功能。块14包括控制电路，行和列解码器，感测放大器和I/O电路。块14接收被标记为“CONTROL”的控制信号。控制信号CONTROL包括，例如，芯片使能，感测使能，写使能等。响应被标记为“ADDRESS”的地址，行和列解码器访问存储器阵列12的一个或多个存储器单元。在读操作过程中，感测放大器感测并放大被选择位线上的相应于被存储的逻辑状态的电压，并且向I/O电路提供相应的逻辑信号以便进一步放大和缓冲。I/O电路将被标记为“DATA”的被缓冲的数据信号传输到存储器10外部的电路。对存储器单元进行充分再充电的写操作由预充电电路完成。
刷新控制电路16响应接收自块14的CONTROL SIGNALS控制并且协调存储器阵列12的刷新操作。存储器阵列12和电路块14内的刷新操作是传统的，并且可以自动地或是通过CONTROL SIGNALS响应外部的刷新要求而发生。刷新控制电路16通过被标记为“REFRESH CONTROL”’的多条导线和被标记为“REFRESHADDRESS”的多条导线被连接到电路块14。此外，刷新控制16从监视电路18接收“REFRESH”信号。
监视电路18接收被标记为“PASS/FAIL1”到“PASS/FAIL4”的多个信号。响应信号PASS/FAIL1到PASS/FAIL4，监视电路18在适当的时刻提供信号REFRESH REQUEST以便留出足够的余量，以便控制刷新控制16刷新存储器阵列12的速度。PASS/FAIL信号被由可变刷新控制电路20提供。可变刷新控制电路20包括多个测试存储器单元。使用与存储器阵列12相同的制造工艺实现所述测试存储器单元，以便允许测试存储器单元追踪存储器阵列12的存储器单元的PVT变化。PVT变化影响来自所述单元的电容的电荷泄漏。使用所述多个测试存储器单元，可变刷新控制电路20提供由所述测试单元的电荷存储测量得出的测试结果信号PASS/FAIL1-PASS/FAIL4。图2和图3示出了用于刷新控制电路20的两个实施例，并且将被在下面更详细地说明。
图2以方框图的形式示出了图1的存储器10的可变刷新控制电路20。可变刷新控制电路20包括测试单元电路22，24，26和28。测试单元电路22包括测试单元30，控制电路38，感测放大器46和预充电晶体管60。测试单元电路24包括测试单元32，控制40，感测放大器48，分频器54和预充电晶体管62。测试单元电路26包括测试单元34，控制电路42，感测放大器50，分频器56和预充电晶体管64。测试单元电路28包括测试单元36，控制电路44，感测放大器52，分频器58和预充电晶体管66。
测试单元30，32，34和36被使用与存储器阵列12的存储器单元相同的工艺制造。这将允许PVT改变，以便以它影响存储器阵列12的存储器单元的电荷泄漏相同的方式影响测试单元的电荷泄漏。测试单元30，32，34和36中的每一个通过被标记为“TBP1”到“TBL4”的测试位线被连接到相应的感测放大器46，48，50和52的输入端。感测放大器46，48，50和52的每一个的另一个输入端用于接收被标记为“REF”的参考电压。对于读操作，所述参考电压REF一般被设置为大约在高和低单元电压之间的一半处。如图2所示，每个感测放大器提供反映该感测放大器所连接的测试单元的电荷存储状态的PASS/FAIL输出信号。控制电路38向测试单元30的访问晶体管提供被标记为“TWL1”的测试字线电压。控制电路38还提供感测使能信号TSE1，以便控制感测放大器46，并且向预充电晶体管60的栅极提供被标记为“PC CONTROL1”的控制信号。预充电晶体管60将预充电电压VPRE连接到测试位线TBL1，以便将测试存储器单元设置为充分充电状态。
控制电路38接收被标记为“CLOCK”的时钟信号。时钟信号CLOCK被用于测试单元电路22的操作定时。除了测试单元电路24，26和28包括用于降低时钟信号CLOCK的时钟频率的分频器电路之外，测试单元电路24，26和28与测试单元电路22类似。每个测试单元电路以比紧接着的上面的测试单元电路低的频率操作。例如，分频器54可以以2除时钟信号CLOCK，分频器56可以以4除时钟信号CLOCK，分频器58可以以8除时钟信号CLOCK。在其它实施例中，时钟信号CLOCK可以被以不同的数量除。同样，在其它实施例中，不同测试单元电路的时钟信号的频率可以被以不同的方式减小。此外，在其它实施例中，可以有不同数目的测试单元电路。例如，取决于如何紧密地监视刷新次数，可以有大于或等于2的任意数目的测试单元电路。
在操作中，测试单元30，32，34和36中的每一个被以由时钟信号CLOCK的频率和分频器54，56和58的分频比确定的不同的速度刷新。在示出的实施例中，所述时钟信号时钟的频率比存储器阵列12的刷新速度高得多。更频繁的采样提供了安全的余量，以便防止存储器阵列12的存储器单元接收对于可靠的操作来说太低的刷新速度。字线TWL1到TWL4中的每一个被它们相应的控制电路确定(assert)为高。预充电晶体管60，62，64和66给位线TBL1到TBL4的每一个提供预充电电压，以便将逻辑高状态按照控制电路38，40，43和44的定时写入每个测试单元。在预充电之后，通过撤销(deassert)控制信号PC CONTROL1-PC CONTROL4，使得晶体管60，62，64和66本质上是不传导的，预充电电压VPRE被从位线上解除。注意，晶体管60，62，64和66被使用CMOS(互补金属氧化物半导体，并且取决于由应用确定的特定的设计考虑，可以或是P沟道或是N沟道传导类型)实现。在预充电之后，在字线被确定为逻辑高的同时，感测放大器46，48，50和52通过控制电路38，40，42和44根据它们各自的定时被使能。感测放大器对位线上的电压和参考电压REF进行比较，并且将比较结果输出到监视电路18。参考电压REF被设置为被用于测试测试单元保持最小的电压大小的能力的电压。如果特定测试单元的位线电压在大小上高于该参考电压，则感测放大器将输出高电压，指出该测试单元的刷新速度是可以接受的，并且该测试单元保持它的数据状态。然而，如果位线电压在大小上低于该参考电压，则对于给定的刷新速度有太多的电荷从该单元泄漏。相应的感测放大器将输出低电压，指出该测试单元的刷新速度不足，并且该测试单元已经丢失了它的数据。
测试单元电路系列被连续地监视，以便确保存储器阵列12被足够地刷新。监视电路18如何调整刷新速度取决于需要多大的安全余量。例如，如果测试单元36(具有最低的刷新速度的测试单元)开始丢失它的数据，但是测试单元30，32和34仍然保持它们的数据，则存储器阵列12的当前刷新速度可以被保持。但是如果测试单元34开始丢失其数据，则可以确定当前的刷新速度可能没有给出足够的安全余量，并且监视电路18将使得存储器阵列12的刷新速度被增加。
在另一个实施例中，测试单元可以被成对组织，其中所述对的一个测试单元存储表示逻辑“1”的电荷，并且另一个测试单元存储表示逻辑“0”的电荷。在该实施例说明中，应当理解，随着时间的流逝电荷从电容中泄漏出来，并且将使得结果存储值从逻辑“1”变为逻辑“0”。然而，在实际的实现中，可能会出现这样的情况，即，允许电荷从附近的电压源泄漏到电容中，使得该值从逻辑“0”改变为逻辑“1”。使用一个被编程为“0”一个被编程为“1”的测试单元对，并且监视任一单元的变化将补偿这种情况。除了一个对的每个测试单元被以相同的刷新速度刷新之外，监视和控制电路的操作和实现与图2中示出的实施例相同。
而且，应当注意在另一实施例中，存储器阵列12的多个存储器单元的被放电的单元的电容可以表示逻辑“1”而不是逻辑“0”，并且被充电的电容可以表示逻辑“0”而不是逻辑“1”。在这个实施例中，逻辑“0”而不是逻辑“1”将被写入所述的多个测试单元的每一个内。
图3以方框图的形式示出了根据本发明的另一个实施例的可变刷新控制电路20’。可变刷新控制电路20’包括测试单元70，72，74和76，感测放大器78，80，82和84，参考电路88，控制电路86和预充电晶体管90，92，94和96。测试单元70被通过测试位线TBL1连接到感测放大器78的一个输入端，测试单元72被通过测试位线TBL2连接到感测放大器80的一个输入端，测试单元74被通过位线TBL3连接到感测放大器82的一个输入端，测试单元76被通过位线TBL4连接到感测放大器84的一个输入端。测试单元70，72，74和76被使用与存储器阵列12的单元相同的工艺实现。然而，每个测试单元被设计为在某个时间段内相对于存储器阵列12的单元更快地丢失电荷。再有，每个测试单元被设计为具有与其它测试单元不同的电容。例如，测试单元76比测试单元74存储更少的电荷，测试单元74比测试单元72存储更少的电荷，测试单元72比测试单元70存储更少的电荷。此外，与图2的实施例不同，测试单元70，72，74和76的每一个被以由时钟信号CLOCK确定的相同的速度刷新。
控制电路86接收时钟信号CLOCK，并且通过测试字线TWL被连接到每个测试单元70，72，74和76的访问晶体管。控制电路86还向每个感测放大器78，80，82和84的控制端子提供测试使能信号TSE。预充电晶体管90，92，94和96具有分别被连接到测试位线TBL1到TBL4的电流电极(漏极/源极端子)。每个预充电晶体管90，92，94和96具有被连接为接收控制信号PC CONTROL的控制电极(栅极)和被连接为接收预充电电压VPRE的电流电极。如上所述，每个测试单元78，89，82和84被以相同的速度记时，因此仅需要一个控制电路。字线TWL首先被使能，并且测试单元被使用预充电晶体管90，92，94和96以表示充分充电状态的电压写。预充电晶体管90，92，94和96从测试位线上断开连接。在相应于两个刷新操作之间的时间段的一个预先确定的时间之后，响应测试感测使能信号TSE，感测放大器78，80，82和84被使能。每个测试位线TBL1到TBL4上的电压被与参考电压REF比较。参考电压REF被设置为测试所述测试单元保持最小的电压大小的能力的电压。如果位线电压大于参考电压REF，则相应的测试单元保持其存储的电荷，并且向监视电路18提供逻辑高的PASS/FAIL信号。如果位线电压低于参考电压REF，则相应的测试单元没有保持其存储的电荷，并且向监视电路18提供逻辑低的PASS/FAIL信号。
如上面对图2的实施例所述，测试单元被连续监视以便确保存储器阵列12被足够地刷新。监视电路18如何调整刷新速度取决于需要多大的安全余量。例如，如果具有最小电荷存储能力的测试单元开始丢失其数据，而其它测试单元仍然保持着它们的数据，则存储器阵列12的当前的刷新速度可以被保持。但是如果具有最小电荷存储能力的测试单元被感测为已经泄漏完了它的电荷，则可以确定当前的刷新速度可能没有给出足够的安全余量，并且监视电路18将使得存储器阵列12的刷新速度被增加。注意图3中公开的实施例使用具有不同大小电容的测试单元，以便相对于彼此改变它们的电荷存储能力。然而，在其它实施例中，所述测试单元可以被设计为具有相同大小的电容，这些电容以不同的速度泄漏电荷。
在另一个实施例中，图3中的测试单元可以被组织成对，其中所述对的一个测试单元存储表示逻辑“1”的电荷，并且另一个测试单元存储表示逻辑“0”的电荷。在该实施例的说明中，应当理解随着时间的流逝，电荷从电容中泄漏出来，并且将使得结果存储值从逻辑“1”变为逻辑“0”。然而在实际实现中，可以出现这样的情况，即允许电荷从附近的电压源泄漏到电容内，使得所述值从逻辑“0”变为逻辑“1”。使用一个被编程为“0”一个被编程为“1”的测试单元对，并且监视任一单元的变化将补偿这种情况。监视和控制电路的操作和实现与图3中示出的
实施例相同。
因为图3的实施例需要具有不同大小的电荷存储元件的测试单元，与图2的单元相比，图3的测试单元的物理设计必须被更仔细地控制。
如图1-3中示出的，公开的实施例允许存储器阵列在一个温度范围内以最佳的刷新速度被刷新。这允许存储器仅以针对特定的温度提供可靠的数据存储所必需的频率被刷新。与使用基于最坏情况温度的固定的较高的刷新速度的存储器相比，基于温度的可调的较低的刷新速度将提供较低的存储器功率消耗。
对此处出于说明的目的而选择的实施例的各种修改和变化对于本领域的技术人员来说是容易实现的。例如，容易做出对晶体管的传导类型，晶体管的类型等的改变。只要这些修改和变化不脱离本发明的范围，它们就旨在被包括在本发明的范围内，所述的范围仅被下面的权利要求的合理解释所确定。

Claims (10)

1.一种存储器，包括：
需要进行周期地刷新，以便保持存储的数据的多个存储器单元；
可变刷新控制电路，包括多个测试存储器单元，所述多个测试存储器单元的每一个包括用于存储表示被存储的逻辑状态的电荷的电容，并且所述多个测试存储器单元的每一个被以和所述多个测试存储器单元的其它的测试存储器单元不同的速度刷新；和
监视电路，用于监视所述多个测试存储器单元的每一个的被存储的逻辑状态，并且作为响应，调节所述多个存储器单元的刷新速度。
2.如权利要求1的存储器，其中所述的多个测试存储器单元的每一个具有大体上与所述多个存储器单元相同的结构。
3.如权利要求1的存储器，还包括被连接到所述多个测试存储器单元的第一测试单元的感测放大器，第一测试单元被以比所述多个存储器单元的刷新速度低的第一速度刷新，感测放大器提供用于指示所述第一速度对于保持所述第一测试单元的被存储的逻辑状态是否足够的信号。
4.如权利要求1的存储器，其中所述多个存储器单元和所述多个测试存储器单元是动态随机访问存储器(DRAM)单元。
5.如权利要求1的存储器，其中所述多个测试存储器单元被组织为测试存储器单元对，其中测试存储器单元对包括第一测试单元和第二测试单元，所述第一测试单元用于存储高逻辑状态，并且所述第二测试单元用于存储低逻辑状态，所述测试存储器单元对被以低于所述多个存储器单元的刷新速度的速度刷新。
6.如权利要求1的存储器，其中所述多个测试存储器单元包括第一测试单元和第二测试单元，第一测试单元被以低于所述多个存储器单元的刷新速度的第一速度刷新，第二测试单元被以低于第一速度的第二速度刷新。
7.如权利要求1的存储器，其中所述多个测试存储器单元的一个测试单元的电荷存储能力大于预先确定的刷新速度的所述多个存储器单元的每个存储器单元的电荷存储能力。
8.如权利要求1的存储器，还包括被连接到所述多个测试存储器单元的第一测试单元的感测放大器，所述第一测试单元具有大于所述多个存储器单元中的一个存储器单元的电荷存储能力的电荷存储能力，所述感测放大器提供用于指示所述预先确定的刷新速度对于可靠地保持所述第一测试单元的被存储的逻辑状态是否足够的信号。
9.一种用于刷新存储器阵列的方法，所述存储器阵列包括用于存储数据的多个存储器单元，所述方法包括如下步骤：
提供多个测试存储器单元，它们大体上在结构上与所述多个存储器单元相同；
以低于所述存储器阵列的刷新速度的第一刷新速度刷新所述多个测试存储器单元的第一部分；
以高于所述第一刷新速度的第二刷新速度刷新所述多个测试存储器单元的第二部分；
监视所述多个测试存储器单元的第一和第二部分的电荷存储能力；和
响应对所述多个测试存储器单元的第一和第二部分的电荷存储能力的监视，调整所述存储器阵列的刷新速度。
10.一种用于刷新存储器阵列的方法，所述存储器阵列包括用于存储数据的多个存储器单元，所述方法包括如下步骤：
提供多个测试存储器单元，所述的多个测试存储器单元的每一个被实现为具有与所述多个测试存储器单元中的其它测试存储器单元不同的电荷存储能力；
以预先确定的刷新速度刷新所述的测试存储器单元；
监视所述多个测试存储器单元的电荷存储能力；和
响应对所述多个测试存储器单元的电荷存储能力的监视，调整所述存储器阵列的刷新速度。
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