JP2002324397A

JP2002324397A - ダイナミックメモリのリフレッシュ方式

Info

Publication number: JP2002324397A
Application number: JP2001128976A
Authority: JP
Inventors: Minoru Shiga; 稔志賀
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-04-26
Filing date: 2001-04-26
Publication date: 2002-11-08

Abstract

(57)【要約】【課題】プロセッサの休止状態時に省電力化効果の大
きいダイナミックメモリのリフレッシュ方式を得るこ
と。【解決手段】リフレッシュ制御回路によりダイナミッ
クメモリのリフレッシュを行うダイナミックメモリのリ
フレッシュ方式において、ダイナミックメモリと同一構
造の記憶セルを使用し、データ保持状態を監視する監視
メモリを備え、プロセッサが休止状態の期間中、監視メ
モリの記憶状態を利用してリフレッシュ周期を調節する
ものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ダイナミックメ
モリを使用した半導体集積回路（システムＬＳＩ）の省
電力化に関する。

【０００２】

【従来の技術】半導体製造技術の進化に連れて、ダイナ
ミックメモリをシステムＬＳＩに組み込むことが可能に
なった。携帯機器では消費電力を抑えて長時間使用でき
ることが要求される。ダイナミックメモリは行列マトリ
クス構造の大容量化が可能である一方、静電記憶型のた
め一定間隔で行単位で記憶セルの充電（リフレッシュ）
が必要である。通常使用中は一定の間隔（１６μ秒）で
１つのリフレッシュ動作を実行する。また、ダイナミッ
クメモリのデータ保持時間は温度によって大きく変動す
る特徴がある。このような特徴を利用した省電力化が提
案されている。

【０００３】図１２は、例えば特開平５−３４２８６５
号公報に開示された従来のダイナミックメモリ制御方式
のブロック図である。図において、１はダイナミックメ
モリ、２はメモリ制御回路、３はリフレッシュ要求回
路、４は温度センサである。

【０００４】温度センサ４からの温度データ５に基き、
リフレッシュ要求回路３はリフレッシュの間隔を決定
し、メモリ制御回路２へリフレッシュ要求６を発生、メ
モリ制御回路２がメモリ制御信号７でダイナミックメモ
リ１のリフレッシュ動作を実行する。ダイナミックメモ
リ１の周囲温度で許される最長のリフレッシュ間隔でリ
フレッシュを行うことにより消費電力を低減する。

【０００５】

【発明が解決しようとする課題】従来のダイナミックメ
モリ制御方式では、温度センサ４の温度特性とダイナミ
ックメモリ１の漏れ電流の温度特性が一致することはな
い。また、各リフレッシュ・サイクルの間隔を調節する
方式のため、電源切り替えに適さない。これはプロセッ
サが休止状態の時は電源オフにするので、リフレッシュ
間隔で電源オン／リフレッシュ動作／電源オフを行うの
で、電力消費が大きいことを意味する。

【０００６】この発明は上記のような問題点を解決する
ためになされたもので、プロセッサの休止状態時に省電
力化効果の大きいダイナミックメモリのリフレッシュ方
式を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係るダイナミ
ックメモリのリフレッシュ方式は、リフレッシュ制御回
路によりダイナミックメモリのリフレッシュを行うダイ
ナミックメモリのリフレッシュ方式において、ダイナミ
ックメモリと同一構造の記憶セルを使用し、データ保持
状態を監視する監視メモリを備え、プロセッサが休止状
態の期間中、監視メモリの記憶状態を利用してリフレッ
シュ周期を調節するものである。

【０００８】また、監視メモリを１個の記憶セルで構成
し、リフレッシュ周期を１回以上飛ばして、監視メモリ
の読み出し動作を行うものである。

【０００９】また、監視メモリの記憶セルの電圧レベル
が判定基準を下回る場合はその後のリフレッシュ周期を
短くし、逆に判定基準まで到達しない場合はリフレッシ
ュ周期を長くするものである。

【００１０】また、監視メモリを２個の記憶セルから構
成し、２個の記憶セルからリフレッシュ周期を１周期ず
らして交互に読み出し動作を行い、各記憶セルからの読
み出し動作はリフレッシュ周期を１回以上飛ばして行う
ものである。

【００１１】また、監視メモリを３個の記憶セルから構
成し、３個の記憶セルからリフレッシュ周期を互いに１
周期ずらして読み出し動作を行い、各記憶セルからの読
み出し動作はリフレッシュ周期を２回飛ばして行うもの
である。

【００１２】また、監視メモリは記憶セルから読み取っ
た値を判定するトランジスタに閾値の高いトランジスタ
を使用し、その判定結果から次のリフレッシュ周期を調
節するものである。

【００１３】また、監視メモリはダイナミックメモリよ
りもプリチャージ電圧を低くして記憶セルから読み取っ
た値を判定し、その判定結果から次のリフレッシュ周期
を調節するものである。

【００１４】また、リフレッシュ周期の延長／短縮の比
率が設定可能なレジスタを備えたものである。

【００１５】また、データ保持が不要な行を除いて一括
リフレッシュの対象範囲を指定するレジスタを備えたも
のである。

【００１６】また、ダイナミックメモリは複数の領域に
分割され、リフレッシュ対象領域を指定するレジスタを
備えたものである。

【００１７】

【発明の実施の形態】以下、この発明の実施の形態を図
に基づいて説明する。実施の形態１．図１〜４は実施の形態１を示す図で、図
１は半導体集積回路（システムＬＳＩ）の構成図、図２
はリフレッシュ動作のシーケンスを示すタイミング図、
図３は図２の各ポイント（Ｐ１〜Ｐ６）の拡大図、図４
はリフレッシュ制御回路、電源制御回路および周期カウ
ンタの詳細ブロック図である。図１において、９はプロ
セッサ、１１はダイナミックメモリ１を構成する記憶セ
ルと同一構造の１個の記憶セルを持った監視メモリ、１
５はリフレッシュ制御回路、１６及び１７はセレクタ、
１８は電源制御回路、１９は周期カウンタ、２１及び２
２はトランジスタ、２３および２４は電源プレーンであ
る。

【００１８】図１により全体の動作を説明する。プロセ
ッサ９が動作中は、トランジスタ２１及び２２がオン状
態で、電源プレーン２３及び２４が接地層と結合され、
これらの電源プレーンに配置された回路が動作状態とな
っている。ダイナミックメモリ１は記憶内容を保持する
ために周期的なリフレッシュ動作が求められる。従来
は、１６μ秒程度の間隔で、１回ずつのリフレッシュ・
サイクルを実行し、リフレッシュ・サイクル毎にアドレ
ス３７を歩進させる。１回ずつリフレッシュ・サイクル
を実行する理由はプロセッサ９からのメモリアクセスの
待ち時間を小さく抑えるためである。

【００１９】プロセッサ９が休止状態の期間中は、リフ
レッシュ動作が必要な期間のみ電源プレーン２４に電力
を供給し、電源オン／オフ動作に伴う電力損失を低減す
るために、全行分連続して一括リフレッシュ動作を行
う。例えば６４行のダイナミックメモリ１では１６μ秒
×６４≒１ｍ秒のリフレッシュ周期となる。本発明で
は、監視メモリ１１を設け、記憶状態（静電気の蓄積状
態）を利用して、リフレッシュ周期を調節する。つま
り、監視メモリ１１の記憶セルの電圧レベルが判定基準
を下回るとき、その後のリフレッシュ周期を短くし、逆
に判定基準まで到達しない場合はリフレッシュ周期を長
くする。ダイナミックメモリ１のリフレッシュ周期より
も監視メモリ１１の監視動作の周期を長くすることによ
って、動作マージンを確保する。

【００２０】図２を中心にプロセッサ９が休止状態のと
きの動作を説明する。図において、判定基準５０は監視
メモリ１１の記憶セルの出力を受けて増幅するセンスア
ンプの閾値である。例えば、監視メモリ１１の出力４２
は判定基準以上のときに高電位（ｈｉｇｈ）、判定基準
を下回るときに低電位（ｌｏｗ）が出力される。

【００２１】［Ｐ１］先ず、リフレッシュ周期になった
ことを周期カウンタ１９から電源制御回路１８へ信号４
６で知らせる。電源制御回路１８はトランジスタ２２の
ゲート信号４４を有効にし、電源プレーン２４に給電を
行う。次に、リフレッシュ制御回路１５はダイナミック
メモリ１のリフレッシュ動作を行う。このとき、ストロ
ーブ信号は信号３５、セレクタ１６経由信号３６で伝達
され、メモリアドレス（行指定を行う）は信号３８、セ
レクタ１７経由信号３９で伝達される。リフレッシュ制
御回路１５は図３のように全行分連続したリフレッシュ
・サイクルを実行し、周期カウンタ１９へ終了を信号４
５で伝達し、周期カウンタ１９は電源オフの指示を信号
４６で伝える。周期カウンタ１９は低速のクロック２５
（例えば３２ｋＨｚ）で継続してカウント動作を行い、
次の周期までカウントを進める。

【００２２】［Ｐ２］上記Ｐ１と同じリフレッシュ動作
を行うとともに、平行して監視メモリ１１からデータを
読み取る。このレベルが判定基準にまで低下していない
（ａ点）ので、この後のリフレッシュ周期を長くするこ
とが可能である。リフレッシュ制御回路１５は、その後
のＰ３およびＰ４までのカウント数を多くするよう、信
号４５で周期カウンタ１９へ指示を伝達する。なお、監
視メモリ１１の読み取りと同時にリフレッシュ動作を行
うので、再充電される。

【００２３】［Ｐ３］上記Ｐ１と同様の動作を行う。Ｐ
２とＰ３との間隔はＰ１とＰ２との間隔よりも長い。

【００２４】［Ｐ４］上記Ｐ２と同様の動作を行う、但
し、監視メモリ１１のデータのレベルが判定基準を下回
った（ｂ点）ので、その後のリフレッシュ周期を短くす
るように、リフレッシュ制御回路１５が周期カウンタ１
９へ信号４５で指示する。なお、ダイナミックメモリ１
の記憶セルはリフレッシュ動作で読み出した記憶内容に
従って充電（ｈｉｇｈ）または放電（ｌｏｗ）を行う
が、監視メモリ１１へは常に充電（ｈｉｇｈ）を行う。

【００２５】［Ｐ５］上記Ｐ３と同様の動作を行う。Ｐ
４とＰ５との間隔はＰ３とＰ４との間隔よりも短い。

【００２６】［Ｐ６］上記Ｐ４と同様の動作を行う。こ
こでも監視電圧が基準を下回り、その後のリフレッシュ
周期は更に短くなる。

【００２７】図３は図２のＰ２部を拡大したもので、電
源電圧の立ち上がり後に、連続したリフレッシュ・サイ
クル（一括リフレッシュ）を実行し、平行して監視動作
（記憶セルからの読み出し）を行うことを図示してい
る。

【００２８】図４において、リフレッシュ制御回路１５
は全体のリフレッシュ動作を司るシーケンサ１５１、ダ
イナミックメモリ１へ与えるタイミング発生回路１５
３、アドレスカウンタ１５４、およびリフレッシュ周期
を計算する乗算器１５２から構成される。電源制御回路
１８はプロセッサの指令を保持するレジスタ１８１、電
源オン／オフシーケンスを制御するシーケンサ１８２か
ら構成される。周期カウンタ１９はラッチ１９１とデク
リメントカウンタ１９２から構成される。周期カウンタ
１９は低速クロック２５でカウントダウンを行い、値が
零になったとき終了信号４６を発生する。ラッチ１９１
はデクリメントカウンタ１９２の初期値を保持する。

【００２９】リフレッシュ制御回路１５はリフレッシュ
周期当り１回のみ給電されるが、周期カウンタ１９は常
時給電されるので、ラッチ１９１で情報を格納してお
く。先ず、デクリメントカウンタ１９２は零になったと
きに終了信号４６を出力する。電源制御回路１８はこの
信号を受けて、トランジスタ２２をオンにし電源プレー
ン２４へ電源を供給してから、リセット信号４７１をオ
フ（無意）にすることによって、シーケンサ１５１はリ
セット状態が解除され動作を開始する。また、電源制御
回路１８はレジスタ１８１の格納内容に従い、シーケン
サ１５１へ一括リフレッシュ動作の指示を行う。シーケ
ンサ１５１はタイミング発生回路１５３へ一括リフレッ
シュ動作の起動を指示する。タイミング発生回路１５３
は選択信号３３、ストローブ信号３５を出力し、アドレ
スカウンタ１５４は行アドレスを出力し、アドレス値が
上限に達した時に、終了信号１５７を出力する。

【００３０】また、シーケンサ１５１はコマンド情報４
５４に従い、監視メモリ１１へのアクセスを行う。スト
ローブ信号４１を発生し、監視メモリ１１に読み出しと
その後の充電を行わせる。シーケンサ１５１は読み出さ
れたデータ４２の値を判定し、乗算器１５２へ乗数１５
８を指示する。例えば、周期を長くする場合は“１．
２”、周期を短くする場合は“０．８”を用いる。乗算
器１５２は現在のリフレッシュ周期情報４５６に乗数１
５８を乗じて次回のリフレッシュ周期情報４５５を出力
する。この実施例では乗算器を使用したが、これに限る
ものではなく加算器でもよい。

【００３１】以上説明したように、監視メモリ１１はダ
イナミックメモリ１と同一構造の記憶セルを使用し、し
かも１個の記憶セルでのみ構成したことにより、追加回
路による使用領域は殆ど増えることなく実現でき、ま
た、これらの間の温度と放電時間の関係は同じになり、
物理特性の違いによる誤差はごく僅かになる効果があ
る。また、監視メモリ１１の読み出し動作は２回に１回
実施するので、ダイナミックメモリ１のリフレッシュ周
期の２倍になり、マージンを確保することができる。

【００３２】また、更にマージンを確保するために、３
回またはそれ以上のリフレッシュ周期当り１回の比率で
監視メモリ１１の読み出しを行ってもよい。

【００３３】実施の形態２．実施の形態１では監視メモ
リに１つの記憶セルを使用し、２リフレッシュ周期に１
回の補正を行ったため、調節期間が長くなる。これを改
善して、監視メモリに２つの記憶セルを使用し、各リフ
レッシュ周期で周期の調節を行うにようにした。図５は
実施の形態２を示す図で、リフレッシュ動作のタイミン
グ図である。図中、監視動作を２つの記憶セルに対応し
て監視動作（１）、監視動作（２）に、同様に監視メモ
リの記憶セル電圧を記憶セル電圧（１）、記憶セル電圧
（２）に分けている。

【００３４】図５を中心に、プロセッサ９が休止状態の
ときの詳細動作について実施の形態１との差分を説明す
る。なお、電源制御回路１８及び周期カウンタ１９の動
作は実施の形態１に同じであり、説明から省く。

【００３５】［Ｐ１］リフレッシュ制御回路１５はダイ
ナミックメモリ１のリフレッシュ動作を行うとともに、
平行して監視メモリ１１の第一記憶セルからデータを読
み取る。このレベルが判定基準にまで低下していない
（ａ点）ので、この後のリフレッシュ周期を長くするよ
うに、周期カウンタ１９に指示を行う。なお、監視メモ
リ１１の第一記憶セルは読み取りと同時にリフレッシュ
動作を行うので、再充電され、第二記憶セルはアクセス
されない。

【００３６】［Ｐ２］上記Ｐ１と同じリフレッシュ動作
を行うとともに、平行して監視メモリ１１の第二記憶セ
ルからデータを読み取る。このレベルが判定基準にまで
低下していない（ｂ点）ので、この後のリフレッシュ周
期を更に長くするように、周期カウンタ１９に指示を行
う。なお、監視メモリ１１の第二記憶セルは読み取りと
同時にリフレッシュ動作を行うので、再充電され、第一
記憶セルはアクセスされない。Ｐ２とＰ３の間隔はＰ１
とＰ２よりも長くなる。

【００３７】［Ｐ３］上記Ｐ１と同様にリフレッシュ動
作及び監視動作を行い、第一記憶セルの電圧レベルが判
定基準以下に低下した（ｃ点）ので、この後のリフレッ
シュ周期を短くするように、周期カウンタ１９に指示を
行う。

【００３８】［Ｐ４］上記Ｐ２と同様にリフレッシュ動
作及び監視動作を行い、第二記憶セルの電圧レベルが判
定基準にまで低下していない（ｄ点）ので、この後のリ
フレッシュ周期を長くするように、周期カウンタ１９に
指示を行う。

【００３９】［Ｐ５］上記Ｐ１と同様にリフレッシュ動
作及び監視動作を行い、第一記憶セルの電圧レベルが判
定基準にまで低下していない（ｅ点）ので、この後のリ
フレッシュ周期を更に長くするように、周期カウンタ１
９に指示を行う。

【００４０】［Ｐ６］上記Ｐ４と同様。

【００４１】以上説明したように、監視メモリ１１はダ
イナミックメモリ１と同一構造の記憶セルを２つ使用
し、各リフレッシュ実行後の周期調節を毎回実施するこ
とによって、精度の高い周期調節ができる効果がある。

【００４２】以上の説明では、監視メモリ１１の各記憶
セルの読み出し動作を、２回に１回実施するケースを説
明したが、３回またはそれ以上のリフレッシュ周期当り
１回の比率で監視メモリ１１の読み出しを行ってもよ
い。それにより、リフレッシュ実行後の周期調節を毎回
ではないが、記憶セルが１つの場合よりも、精度の高い
周期調節ができる効果がある。

【００４３】実施の形態３．また、監視メモリ１１を３
個の記憶セルから構成し、各々の記憶セルは２リフレッ
シュ周期を飛ばすことによって、各リフレッシュ周期で
周期の調節を行うことによって、１周期分のマージンを
更に追加して、リフレッシュ周期の調節を実施してもよ
い。

【００４４】実施の形態４．図６，７は実施の形態４を
示す図で、図６は監視メモリの構成図、図７は動作タイ
ミング図である。図において、１１１は記憶セル、１１
３はタイミング発生器、１１４〜１１７はトランジス
タ、１１８はラッチ回路である。タイミング発生器１１
３はストローブ信号４１からトランジスタ１１４〜１１
７およびラッチ１１８への信号を発生する。先ず、トラ
ンジスタ１１５オンで電圧Ｖｐ１２６からデータ線１２
５に予備充電を行う（Ｔ１）。次に、トランジスタ１１
４をオンにして記憶セル１１１の蓄積電圧（電荷）をデ
ータ線１２５へ出力させ（Ｔ２）、続いてトランジスタ
１１７の出力１２９をラッチ回路１１８に取り込み保持
する（Ｔ３）。その後、トランジスタ１１６をオンに
し、電圧Ｖｈ１２７をデータ線１２５へ供給し、記憶セ
ル１１１を充電する（Ｔ４）。

【００４５】トランジスタ１１７は閾値（判定基準）の
電圧値が高いトランジスタを使用することによって、ダ
イナミックメモリ１の記憶セルよりも厳しい判定基準に
なり、動作マージンを確保することができる。

【００４６】実施の形態５．図８は実施の形態５を示す
図で、動作タイミング図である。実施の形態４に示した
予備充電電圧Ｖｐ１２６を低くしたものである。データ
線１２５の予備充電電圧８１を低くすることによって、
記憶セル１１１の保持電圧が十分高い場合、データ線１
２５を高い電圧に上げることができるが、不十分な電圧
であればデータ線１２５のレベルが低いままとなるの
で、ダイナミックメモリ１の記憶セルよりも厳しい判定
基準になり、動作マージンを確保することができる。

【００４７】実施の形態６．図９は実施の形態６を示す
図で、リフレッシュ周期の調節度合いを設定可能にした
リフレッシュ方式のブロック図である。関連部分のみ図
示した。図中、４７３はプロセッサ９からレジスタ１８
１へ設定された調節の度合いを示す倍率であり、例え
ば、３ビットコードで、変動なし、１．１、１．２、
１．３、１．５、１．８、２．４を示す。リフレッシュ
周期を長くする場合はこの値のまま乗算を行い、周期を
短くするときはこの値で除算する。以上のように、プロ
セッサからきめ細かい制御を行うことができるので、一
層の省電力化効果がある。

【００４８】実施の形態７．ダイナミックメモリ１を構
成する全記憶セルをリフレッシュ対象としたリフレッシ
ュ方式を実施の形態１及び２に示した。アプリケーショ
ンによっては一部分の記憶セルのデータ保持で充分な場
合がある。

【００４９】図１０は実施の形態７を示す図で、リフレ
ッシュ制御回路のブロック図であり、関連部分のみ図示
した。この例ではデータ保持が不要な行を除いて一括リ
フレッシュ動作を行う方式により省電力化を行う。上限
比較回路１５５を設け、アドレスカウンタ１５４の出力
と、電源制御回路１８に設けられたレジスタへプロセッ
サが設定した上限値４７４とを比較し、終了信号１５７
を発生するようにしたものである。

【００５０】また、本実施の形態では行アドレスの上限
比較を実施したが、行アドレスをデクリメントし下限比
較を実施しても同様にリフレッシュ対象領域のみリフレ
ッシュすることができる。

【００５１】実施の形態８．図１１は実施の形態８を示
す図で、ダイナミックメモリを複数ブロックに分割し、
ブロック単位で一括リフレッシュの実行を制御するリフ
レッシュ方式のブロック図である。本実施の形態は、ダ
イナミックメモリ１が４つのブロックに分割された場合
で、トランジスタ２１１〜２１４が電源プレーンへの給
電（接地への接続）を行う。電源制御回路１８にレジス
タ１８３を設け、予めプロセッサ９から一括リフレッシ
ュ対象のブロックの設定を実施しておき、シーケンサ１
８２が出力するトランジスタへのゲート信号と論理積を
とり、指定されたブロックのみ一括リフレッシュを行
う。プロセッサ９の休止状態時にデータ保持が不必要な
ブロックのリフレッシュ動作を防止できるので、省電力
化できる。

【００５２】以上説明したように、電源オフ時にデータ
保持が不必要な領域がある場合、上限または下限に到達
したときにリフレッシュ動作を終了できるので、無駄な
リフレッシュ動作を削減できるので、省電力化効果があ
る。

【００５３】

【発明の効果】この発明によれば、ダイナミックメモリ
と同一構造の記憶セルを使用し、データ保持状態を監視
する監視メモリを備え、プロセッサが休止状態の期間
中、監視メモリの記憶状態を利用してリフレッシュ周期
を調節するようにしたので、ダイナミックメモリと監視
メモリの間の温度と放電時間の関係は同じになり、物理
特性の違いによる誤差はごく僅かになると共に、プロセ
ッサの休止状態時の省電力化を図ることができる。

【図面の簡単な説明】

【図１】実施の形態１を示す図で、半導体集積回路
（システムＬＳＩ）の構成図である。

【図２】実施の形態１を示す図で、リフレッシュ動作
のシーケンスを示すタイミング図である。

【図３】実施の形態１を示す図で、図２の各ポイント
（Ｐ１〜Ｐ６）の拡大図である。

【図４】実施の形態１を示す図で、リフレッシュ制御
回路、電源制御回路および周期カウンタの詳細ブロック
図である。

【図５】実施の形態２を示す図で、リフレッシュ動作
のタイミング図である。

【図６】実施の形態４を示す図で、監視メモリの構成
図である。

【図７】実施の形態４を示す図で、動作タイミング図
である。

【図８】実施の形態５を示す図で、動作タイミング図
である。

【図９】実施の形態６を示す図で、リフレッシュ周期
の調節度合いを設定可能にしたリフレッシュ方式のブロ
ック図である。

【図１０】実施の形態７を示す図で、リフレッシュ制
御回路のブロック図である。

【図１１】実施の形態８を示す図で、ダイナミックメ
モリを複数ブロックに分割し、ブロック単位で一括リフ
レッシュの実行を制御するリフレッシュ方式のブロック
図である。

【図１２】従来のダイナミックメモリ制御方式のブロ
ック図である。

【符号の説明】

１ダイナミックメモリ、２メモリ制御回路、９プ
ロセッサ、１５リフレッシュ制御回路、１６，１７
セレクタ、１８電源制御回路、１９周期カウンタ、
２１，２２トランジスタ、２３，２４電源プレー
ン、４１ストローブ信号、１１１記憶セル、１１３
タイミング発生器、１１４〜１１７トランジスタ、
１１８ラッチ回路、１２５データ線、１５１シー
ケンサ、１５２乗算器、１５３タイミング発生回
路、１５４アドレスカウンタ、１５５上限比較回
路、１８１レジスタ、１８２シーケンサ、１８３
レジスタ、１９１ラッチ、１９２デクリメントカウ
ンタ、２１１〜２１４トランジスタ。

Claims

【特許請求の範囲】

【請求項１】リフレッシュ制御回路によりダイナミッ
クメモリのリフレッシュを行うダイナミックメモリのリ
フレッシュ方式において、前記ダイナミックメモリと同
一構造の記憶セルを使用し、データ保持状態を監視する
監視メモリを備え、プロセッサが休止状態の期間中、前
記監視メモリの記憶状態を利用してリフレッシュ周期を
調節することを特徴とするダイナミックメモリのリフレ
ッシュ方式。
【請求項２】前記監視メモリを１個の記憶セルで構成
し、リフレッシュ周期を１回以上飛ばして、前記監視メ
モリの読み出し動作を行うことを特徴とする請求項１記
載のダイナミックメモリのリフレッシュ方式。
【請求項３】前記監視メモリの記憶セルの電圧レベル
が判定基準を下回る場合はその後のリフレッシュ周期を
短くし、逆に判定基準まで到達しない場合はリフレッシ
ュ周期を長くすることを特徴とする請求項１記載のダイ
ナミックメモリのリフレッシュ方式。
【請求項４】前記監視メモリを２個の記憶セルから構
成し、前記２個の記憶セルからリフレッシュ周期を１周
期ずらして交互に読み出し動作を行い、各記憶セルから
の読み出し動作はリフレッシュ周期を１回以上飛ばして
行うことを特徴とする請求項１記載のダイナミックメモ
リのリフレッシュ方式。
【請求項５】前記監視メモリを３個の記憶セルから構
成し、前記３個の記憶セルからリフレッシュ周期を互い
に１周期ずらして読み出し動作を行い、各記憶セルから
の読み出し動作はリフレッシュ周期を２回飛ばして行う
ことを特徴とする請求項１記載のダイナミックメモリの
リフレッシュ方式。
【請求項６】前記監視メモリは記憶セルから読み取っ
た値を判定するトランジスタに閾値の高いトランジスタ
を使用し、その判定結果から次のリフレッシュ周期を調
節することを特徴とする請求項１記載のダイナミックメ
モリのリフレッシュ方式。
【請求項７】前記監視メモリはダイナミックメモリよ
りもプリチャージ電圧を低くして記憶セルから読み取っ
た値を判定し、その判定結果から次のリフレッシュ周期
を調節することを特徴とする請求項１記載のダイナミッ
クメモリのリフレッシュ方式。
【請求項８】リフレッシュ周期の延長／短縮の比率が
設定可能なレジスタを備えたことを特徴とする請求項１
記載のダイナミックメモリのリフレッシュ方式。
【請求項９】データ保持が不要な行を除いて一括リフ
レッシュの対象範囲を指定するレジスタを備えたことを
特徴とする請求項１記載のダイナミックメモリのリフレ
ッシュ方式。
【請求項１０】前記ダイナミックメモリは複数の領域
に分割され、リフレッシュ対象領域を指定するレジスタ
を備えたことを特徴とする請求項１記載のダイナミック
メモリのリフレッシュ方式。