KR20020050922A - 버추얼 채널 에스디램 - Google Patents

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Abstract

본 발명은 Virtual Channel SDRAM에 관한 것으로, 다양한 어구성을 고려한 데이터 입출력 장치의 구성에 있어서 각 입출력 경로 사이의 데이터 스큐가 커서 고속 동작이 어려운 문제를 해결하기 위해, 데이터 입출력 패드와 각 채널을 연결하는 데이터 전송 라인들의 길이 차가 최소화 되도록하여 전송 경로 간의 데이터 스큐를 감소시켰다.

Description

버추얼 채널 에스디램{Virtual Channel SDRAM}
본 발명은 Virtual Channel SDRAM( 이하 VC SDRAM)에 관한 것으로, 보다 상세하게는, 다양한 어구성을 고려한 데이터 입출력 장치의 구성에 있어서 각 입출력 경로 사이의 데이터 스큐를 감소시킨 전송 경로를 구비하는 VC SDRAM에 관한 것이다.
VC SDRAM은 채널(Channel)이라 불리는 다수 개의 버퍼들을 포함한다.
채널은 케이시(cache) 기능을 수행하며, VC SDRAM 내에서 데이터의 입출력은 이 채널과 데이터 출력 버퍼 간의 억세스 동작을 통해 이루어진다.
이러한 채널을 구비하는 VC SDRAM에서 채널이 뱅크를 다수 개 포함한 것과 같은 역할을 하므로 일반적으로 두 뱅크를 포함하도록 구성된다.
또한 채널과 데이터 출력 버퍼사이의 데이터 전송 경로의 설계에 있어서, X4, X8, X16의 다양한 어구성이 모두 가능하도록 데이터 전송 라인과 멀티 플렉서를 구성한다.
이를 위해 채널이 16개의 채널 블록으로 그룹화되며, 이 채널 블록들이 16 개의 데이터 입출력 패드와 멀티 플렉서를 통해 연결됨으로써 VC SDRAM의 데이터 전송 경로가 구현된다.
도면을 참조하여 각 어구성에 대한 종래의 VC SDRAM의 전송 경로를 살펴보면 다음과 같다.
도 1을 참조하면, 채널 내의 채널 블록들(CB1-CB16)은 각각에 연결된 글로벌 데이터 버스 라인들 Grio/Griob<0:15>을 통해 데이터 입출력 패드(1-16)와 연결된다.
X16, X8, X4의 어구성을 만족시키기 위해, 글로벌 데이터 버스 라인들Grio/Griob<0:15>과 입출력 패드(1-16) 사이에는 이들을 연결하기 위한 멀티 플렉서가 구비되어 각 어구성에 적합한 전송 경로를 형성한다.
도면에는 멀티 플렉서에 의해 형성된 전송 경로만을 나타내었다.
X16의 어구성을 가지는 구성에 있어서, 각 채널 블록들(CB1-CB16)은 순서대로 데이터 입출력 패드 DQ1(3), DQ3(7), DQ14(4), DQ12(8), DQ5(11), DQ7(15), DQ10(12), DQ8(16), DQ9(14), DQ11(10), DQ6(13), DQ4(9), DQ13(6), DQ15(2), DQ2(5) 및 DQ0(1)과 각각 연결된다.
도 2를 참조하면, X8의 어구성에 해당하는 구성에 있어서, 각 채널 블록들(CB1-CB16)은 순서대로 데이터 입출력 패드 DQ0(1), DQ1(5), DQ7(2), DQ6(6), DQ2(9) DQ3(13), DQ5(10), DQ4(14), DQ4(14), DQ5(10), DQ3(13), DQ2(9), DQ6(6), DQ7(2), DQ1(5), DQ0(1)과 각각 연결된다.
도 3을 참조하면, X4의 어구성에 해당하는 구성에 있어서, 각 채널 블록들(CB1-CB16)은 순서대로 데이터 입출력 패드 DQ0(5), DQ0(5), DQ3(6), DQ3(6), DQ1(13), DQ1(13), DQ2(14), DQ2(14), DQ2(14), DQ2(14), DQ1(13), DQ1(13), DQ3(6), DQ3(6), DQ0(5), DQ0(5)과 각각 연결된다.
이와 같은 전송 경로는 각 경로 사이의 전송 라인의 길이가 차이가 많으며, 따라서 각 경로 간의 데이터 스큐가 크며, 클럭에 동기되어 동작하는 SDRAM에서 데이터 간의 스큐가 크면 가장 빠른 경로와 가장 늦은 경로 사이에 마진을 두어야 하므로 고속 동작이 어렵다.
따라서, 본 발명은 상술한 바와 같은 종래의 VC SDRAM의 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은 데이터 입출력 시에 전송 경로간의 데이터 스큐를 감소시켜 메모리 장치의 동작 속도를 향상시키는 것이다.
본 발명의 다른 목적은 다양한 어구성이 고려된 VC SDRAM의 데이터 입출력 경로를 구성함에 있어 데이터 입출력 패드와 각 채널을 연결하는 데이터 전송 라인들의 길이 차가 최소화 되도록 하는 것이다.
도 1은 종래 VC SDRAM에 있어서 X16 구성의 전송 경로를 나타낸 회로도.
도 2는 종래 VC SDRAM에 있어서 X8구성의 전송 경로를 나타낸 회로도.
도 3은 종래 VC SDRAM에 있어서 X4 구성의 전송 경로를 나타낸 회로도.
도 4는 본 발명의 VC SDRAM에 있어서 X16 구성의 전송 경로를 나타낸 회로도.
도 5는 본 발명의 VC SDRAM에 있어서 X8 구성의 전송 경로를 나타낸 회로도.
도 6은 본 발명의 VC SDRAM에 있어서 X4 구성의 전송 경로를 나타낸 회로도.
도 7은 본 발명의 VC SDRAM의 전송 경로를 형성하는 멀티 플렉서 및 주변 장치의 블록도.
도 8은 도 7에 있어서 멀티플렉싱 제어 회로의 상세 회로도.
도 9는 도 7에 있어서 멀티 플렉싱 회로 MU16의 상세 회로도.
도 10은 도 7에 있어서 멀티 플렉싱 회로 MU8의 상세 회로도.
도 11은 도 7에 있어서 멀티 플렉싱 회로 MU4의 상세 회로도.
도 12는 도 7에 있어서 멀티 플렉싱 회로 MU41의 상세 회로도.
상기와 같은 목적을 달성하기 위하여, 본 발명의 VC SDRAM은 채널이 입출력 패드 수와 같은 수의 채널 블록들로 그룹화되도록 구성되며, 멀티 플렉서를 구비하여 채널 블록들과 입출력 패드들의 연결을 제어함으로써 다양한 어구성에 대한 전송 경로를 형성하도록 구성된다.
또한, 본 발명의 VC SDRAM은 각 채널 블록을 입출력 패드들을 데이터 버스 라인들을 통해 연결함에 있어, 가장 멀리 떨어진 입출력 패드로부터 순차적으로 이와 가장 가까운 채널 블록을 연결하여, 각 데이터 버스 라인들의 길이의 차이가 최소화되도록 구성된다.
도면을 참조하여 본 발명의 바람직한 실시예에 따른 VC SDRAM의 데이터 전송 경로를 X16, X8, X4의 어구성에 대하여 살펴보면 다음과 같다.
도 4를 참조하면, X16의 어구성에 대하여 본 발명의 VC SDRAM의 각 채널 블록들(CB1-CB16)은 순서대로 데이터 입출력 패드 DQ0(1), DQ1(3), DQ2(5), DQ3(7), DQ4(9), DQ5(11), DQ6(13), DQ7(15), DQ8(16), DQ9(14), DQ10(12), DQ11(10), DQ12(8), DQ13(6), DQ14(4) 및 DQ15(2)과 각각 연결된다.
도 5를 참조하면, X8의 어구성에 대하여 본 발명의 VC SDRAM의 각 채널 블록들(CB1-CB16)은 순서대로 데이터 입출력 패드 DQ0(1), DQ0(1), DQ1(5), DQ1(5), DQ2(9), DQ2(9), DQ3(13), DQ3(13), DQ4(14), DQ4(14), DQ5(10), DQ5(10), DQ6(6), DQ6(6), DQ7(2) 및 DQ7(2)과 각각 연결된다.
도 6를 참조하면, X4의 어구성에 대하여 본 발명의 VC SDRAM의 각 채널 블록들(CB1-CB16)은 순서대로 데이터 입출력 패드 DQ0(1), DQ0(1), DQ3(6), DQ3(6), DQ1(13), DQ1(13), DQ2(14), DQ2(14), DQ2(14), DQ2(14), DQ1(13), DQ1(13), DQ3(6), DQ3(6), DQ0(1) 및 DQ0(1)과 각각 연결된다.
이와 같은 데이터 전송 경로의 형성을 위해 멀티플렉서(20)가 데이터 버스 라인들 Grio/Griob<0:15> 및 각 입출력 패드(1-16)에 연결된 출력 회로들(41-56)사이에 구성된다.
도 7을 참조하면, 본 발명의 VC SDRAM의 멀티 플렉서(20)는 다수 개의 멀티 플렉싱 부들(21-38)와 제어 회로(MUA)로 구성된다.
멀티플렉싱 부들(21-38)은, 이들 중 멀티 플렉싱 부(25,26)가 출력 회로(45)에 연결되며 멀티플렉싱 부(34,35)가 출력 회로(53)에 연결된 것을 제외하고는, 각 출력 회로들(41-44, 46-52, 54-56)에 각각 하나씩 연결된다.
멀티플렉싱 제어 회로(MUA)는 어구성 제어 신호 M4, M8 및 어드레스 신호addi, addj를 수신하여 멀티 플렉싱 제어 신호 ai, aj를 출력한다.
멀티 플렉싱 부(21, 22, 25, 30, 31, 34)는 멀티 플렉싱 회로 MU8의 구성을 가지며, 그 입력단(G/Gb<2,3>)이 각각 데이터 버스 라인 Grio/Griob<0,1>, 데이터 버스 라인 Grio/Griob<15,14>, 데이터 버스 라인 Grio/Griob<2:3>, 데이터 버스 라인 Grio/Griob<4:5>, 데이터 버스 라인 Grio/Griob<11,10> 및 데이터 버스 라인 Grio/Griob<6,7>에 연결된다.
멀티 플렉싱 부(23, 24, 28, 29, 32, 33, 37, 38)는 멀티 플렉싱 회로 MU16의 구성을 가지며, 그 입력단(G/Gb<1>)은 각각 데이터 버스 라인 Grio/Griob<1>, 데이터 버스 라인 Grio/Griob<14>, 데이터 버스 라인 Grio/Griob<3>, 데이터 버스 라인 Grio/Griob<12>, 데이터 버스 라인 Grio/Griob<5>, 데이터 버스 라인 Grio/Griob<10>, 데이터 버스 라인 Grio/Griob<7> 및 데이터 버스 라인 Grio/Griob<8>에 연결된다.
멀티 플렉싱 부(26, 35)는 멀티 플렉싱 회로 MU41의 구성을 가지며, 그 입력단(G/Gb<8:11>)은 각각 데이터 버스 라인 Grio/Griob<0,15,1,14> 및 데이터 버스 라인 Grio/Griob<4,11,5,10>에 연결된다.
또한 멀티 플렉싱 부(27, 36)는 멀티 플렉싱 회로 MU41의 구성을 가지며, 그 입력단(G/Gb<4:7>)은 각각 데이터 버스 라인 Grio/Griob<2,13,3,12> 및 데이터 버스 라인 Grio/Griob<6,9,7,8>에 연결된다.
도면을 참조하여, 멀티 플렉싱 제어 회로 (MUA) 및 멀티 플렉싱 부(21-38)를 구성하는 멀티 플렉싱 회로 MU16, MU8, MU4, MU41의 상세 구성을 살펴보면 다음과같다.
도 8을 참조하면, 멀티 플렉싱 제어 회로 (MUA)는 어드레스 신호 addi가 인버터(IV1)에 의해 반전된 신호 및 어구성 제어 신호 M8, M4가 노아 게이트(NOR1) 및 인버터(IV4)에 의해 논리합된 신호가 낸드 게이트(ND1)에 의해 반전 논리곱되도록 구성된다.
이 신호는 다시 인버터(IV2, IV3)에 의해 버퍼링되어 멀티 플렉싱 제어 신호 ai로서 출력된다.
또한, 어구성 제어 신호 M4는 인버터(IV5)에 의해 반전된 신호 및 어드레스 신호 addj는 낸드 게이트(ND2)에 의해 반전 논리곱되며, 다시 인버터(IV6, IV7)에 의해 버퍼링되어 멀티 플렉싱 제어 신호 aj로서 출력된다.
도 9를 참조하면, 멀티플렉싱 회로 MU16은 어구성 제어 신호 M4, M8가 노아 게이트(NOR2) 및 인버터(IV8)에 의해 논리합되어 전송 게이트(T1, T2)를 제어하며, 이에 따라 전송 게이트(T1, T2)는 입력단G1, Gb1을 통해 입력되는 신호를 전송하여 각각 출력단 Rd1, Rb1을 통해 출력하도록 구성된다.
도 10을 참조하면, 멀티플렉싱 회로 MU8은 어구성 제어 신호 M4가 인버터(IV10)에 의해 반전된 신호 및 멀티플렉싱 제어 신호 ai가 낸드 게이트(ND3)에 의해 반전 논리곱되어 전송게이트(T3, T4)를 제어하며, 어구성 제어 신호 M4가 인버터(IV10)에 의해 반전된 신호 및 멀티플렉싱 제어 신호 ai가 인버터(IV11)에 의해 반전된 신호가 낸드 게이트(ND4)에 의해 반전 논리곱되어 전송게이트(T5, T6)을 제어하도록 구성된다.
이에 따라 전송 게이트(T3, T5)는 각각 입력단 G2, G3를 통해 입력되는 신호를 전송하여 출력단 Rd2를 통해 출력하며, 전송 게이트(T4, T6)는 각각 입력단(Gb2, Gb3)를 통해 입력되는 신호를 전송하여 출력단 Rb2를 통해 출력한다.
도 11을 참조하면, 멀티 플렉싱 회로 MU4는 멀티 플렉싱 제어 신호 aj가 인버터 IV14에 의해 반전된 신호 및 멀티 플렉싱 제어 신호 ai가 낸드 게이트(ND5)에 의해 반전 논리곱되어 전송게이트(T7, T8)을 제어하며, 멀티 플렉싱 제어 신호 ai, aj가 낸드 게이트(ND6)에 의해 반전 논리곱되어 전송게이트(T9, T10)를 제어하고, 멀티 플렉싱 제어 신호 ai, aj가 각각 인버터(IV15, IV16)에 의해 반전된 신호들이 낸드 게이트(ND7)에 의해 반전 논리곱되어 전송게이트(T11, T12)를 제어하며, 멀티 플렉싱 제어 신호 ai가 인버터 IV17에 의해 반전된 신호 및 멀티 플렉싱 제어 신호 aj가 낸드 게이트(ND8)에 의해 반전 논리곱되어 전송게이트(T13, T14)를 제어하도록 구성된다.
이에 따라 전송 게이트(T7, T9, T11, T13)는 각각 입력단 G4-G7에 입력되는 신호를 전송하여 출력단 Rd3을 통해 출력하며, 전송 게이트(T8, T10, T12, T14)는 각각 입력단 Gb4-Gb7에 입력되는 신호를 전송하여 출력단 Rb3을 통해 출력한다.
도 12를 참조하면, 멀티플렉싱 회로 MU41에서는 멀티 플렉싱 제어 신호 aj가 인버터 IV14에 의해 반전된 신호 및 멀티 플렉싱 제어 신호 ai가 낸드 게이트(ND9)에 의해 반전 논리곱되며, 멀티 플렉싱 제어 신호 ai, aj가 낸드 게이트(ND10)에 의해 반전 논리곱되고, 멀티 플렉싱 제어 신호 ai, aj가 각각 인버터(IV23, IV24)에 의해 반전된 신호들이 낸드 게이트(ND11)에 의해 반전 논리곱되며, 멀티 플렉싱제어 신호 ai가 인버터 IV25에 의해 반전된 신호 및 멀티 플렉싱 제어 신호 aj가 낸드 게이트(ND12)에 의해 반전 논리곱된다.
낸드 게이트(ND9-ND12)의 출력 신호는 각각 낸드 게이트(ND13-ND16)를 통해 어구성 제어 신호 M4와 논리곱되며 전송 게이트(T15-16, T17-18, T19-20, T21-22) 쌍은 각각 낸드 게이트(ND13-ND16)의 출력 신호에 의해 제어된다.
이에 따라, 전송 게이트(T15, T17, T19, T21)는 각각 입력단 G8-G11에 입력되는 신호를 전송하여 출력단Td4를 통해 출력하며, 전송 게이트(T16, T18, T20, T22)는 각각 입력단 Gb8-Gb11에 입력되는 신호를 전송하여 출력단 Rb4를 통해 출력한다.
이와 같이 구성되는 본 발명의 VC SDRAM의 멀티플렉서(20)의 동작을 전송 경로와 관련하여 살펴보면 다음과 같다.
어구성 제어 신호 M4, M8은 우선 X16의 어구성에 대하여 각각 '로우, 로우' 레벨로 입력되며, X8의 어구성에 대하여는 각각 '로우, 하이', 또한 X4의 어구성에 대하여는 각각 '하이, 하이' 레벨로 입력된다.
이에 따라 멀티플렉싱 제어 회로(MUA)는 각 어구성에 대하여, 어드레스 신호 addi, addj에 따라 멀티플렉싱 제어 신호 ai, aj를 출력한다.
우선 X16의 구성에 대하여 어드레스 신호 addi, addj에 상관없이 '하이' 레벨의 멀티플렉싱 제어 신호 ai, aj가 출력된다.
X8의 구성에 대하여는 멀티플렉싱 제어 신호 aj는 '하이' 레벨로 출력되며 멀티플렉싱 제어 신호 ai는 입력되는 어드레스 신호 addi와 같은 레벨로서 출력된다.
또한 X4의 구성에 대하여 멀티플렉싱 제어 신호 ai, aj는 각각 어드레스 신호 addi, addj와 같은 레벨의 신호로서 출력된다.
이 멀티플렉싱 제어 신호는 ai, aj는 각 어구성에 있어서 같은 입출력 패드를 공유하는 채널 블록들의 그룹 중 하나를 선택적으로 입출력 패드와 연결시키도록 멀티플렉서(20)를 제어한다.
이에 따라, 멀티플렉싱 회로 MU16의 구성을 가지는 멀티플렉싱 부(23, 24, 28, 29, 32, 33, 37, 38)는 모든 어구성에 대하여 각각 데이터 버스 라인 Grio/Griob<1, 14, 3, 12, 5, 10, 7, 8>을 해당하는 출력 회로(43, 44, 47, 48, 51, 52, 55, 56)와 연결시킨다.
멀티플렉싱 회로 MU8의 구성을 가지는 멀티플렉싱 부(21, 22, 25, 30, 31, 34)에서는 X4의 어구성의 경우에는 전송 게이트(T3-T6)이 모두 디스에이블되며, X16의 어구성에 대하여는 전송게이트(T3,T4)는 인에이블 되며 전송 게이트(T5, T6)은 디스에이블되어, 각각 데이터 버스 라인 Grio/Griob<0,15,2,4,11,6>을 해당 출력 회로(41, 42, 45, 49, 50, 53)와 연결시킨다.
또한 X8의 어구성에 있어서 멀티플렉싱 제어 신호 ai가 '하이' 레벨일 경우에는 전송 게이트(T3, T4)가 인에이블되며 전송 게이트(T5, T6)는 디스에이블되어 각각 데이터 버스 라인 Grio/Griob<0,15,2,4,11,6>을 해당 출력 회로(41, 42, 45, 49, 50, 53)와 연결시키며, 멀티플렉싱 제어 신호 ai가 '로우' 레벨일 경우 전송 게이트(T3, T4)는 디스에이블되며 전송 게이트(T5, T6)는 인에이블되어 각각 데이터 버스 라인 Grio/Griob<1,14,3,5,10,7>을 해당 출력 회로(41, 42, 45, 49, 50, 53)와 연결시킨다.
멀티플렉싱 회로 MU4의 구성을 가지는 멀티플렉싱 부(27, 36)에서는 X16의 어구성의 경우 전송 게이트(T9, T10)만 인에이블되어 각각 데이터 버스 라인 Grio/Griob<13, 9>이 해당 출력회로(46, 54)와 연결된다.
X8의 구성에 있어서는 멀티플렉싱 제어 신호 ai가 '하이' 레벨일 경우에는 전송 게이트(T9, T10)만 인에이블되어 각각 데이터 버스 라인 Grio/Griob<13, 9>이 해당 출력회로(46, 54)와 연결되며, 멀티플렉싱 제어 신호 ai가 '로우' 레벨일 경우에는 전송 게이트(T13, T14)만 인에이블되어 각각 데이터 버스 라인 Grio/Griob<12, 8>이 해당 출력회로(46, 54)와 연결된다.
또항 X4의 어구성에 있어서는 멀티플렉싱 제어 신호 ai, aj의 '로우' '하이' 조합에 따라 전송 게이트 쌍(T7, T8), (T9, T10), (T11, T12), (T13, T14) 중 하나만이 인에이블되어 각각 데이터 버스 라인 Grio/Griob<2,13,3,12> 중 한 쌍 및 데이터 버스 라인 Grio/Griob<6,9,7,8> 중 한 쌍이 해당 출력 회로(46, 54)에 연결된다.
멀티플렉싱 제어 회로 MU41의 구성을 가지는 멀티플렉싱 부(26, 35)는 X4의 어구성을 제외한 나머지 경우에는 모든 전송 게이트(T15-T22)가 디스에이블되며, X4의 어구성에 대하여 멀티플렉싱 제어 신호 ai, aj의 '로우' '하이'조합에 따라 전송 게이트 쌍(T15, T16), (T17, T18), (T19, T20), (T21, T22) 중 하나만이 인에이블되어 각각 데이터 버스 라인 Grio/Griob<0,15,1,14> 중 한 쌍 및 데이터 버스라인 Grio/Griob<4,11,5,10> 중 한 쌍을 해당 출력 회로(45, 53)에 연결한다.
상기와 같은 멀티플렉싱 제어 회로(MUA) 및 멀티플렉싱 부(21-38) 각각의 동작에 따라 X16, X8, 및 X4의 어구성에 대하여 각각 도 4, 도 5, 및 도 6에 도시된 데이터 전송 경로가 형성된다.
이와 같은 전송 경로를 가지는 본 발명의 VC SDRAM은 X16의 구성에 대하여는각 전송 경로의 길이가 차이가 거의 없으며, X8 및 X4의 구성에 대하여는 같은 출력 회로에 연결되는 채널 블록의 그룹 내에서 인접한 채널 블록 사이의 간격 정도의 전송 경로의 길이만큼만 차이가 있다.
실시 예로서 나타내지는 않았지만 상기 구성 및 동작의 상세한 설명으로부터 채널 블록(CB1-CB8) 및 채널 블록(CB9-CB16)의 전송 경로를 대칭적으로 바꾸어서 전송 경로를 형성할 수 있으며, 이와 같은 전송 경로를 통하여도 본 발명의 목적이 달성될 수 있음은 당업자라면 누구나 알 수 있을 것이다.
따라서, 본 발명의 VC SDRAM은 다양한 어구성의 각각에 대하여 전송 경로간의 거리 차가 최소화되도록 구성되어 전송 경로간의 데이터 스큐가 작으므로 고속동작이 가능하며, 안정된 동작을 하므로 장치 구현시 오동작의 가능성이 감소하여 수율이 증가한다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 제1 뱅크 블록 및 제2 뱅크 블록으로 분할된 메모리 뱅크;
    상기 둘로 분할된 메모리 뱅크 사이에 동일 간격으로 이격되어 일렬로 위치하는 제1 내지 제16 입출력 단자들;
    상기 제1 뱅크 블록의 분할면에 수직인 면에 나란히 우측으로부터 간격으로 이격되어 일렬로 구비되며, 각각이 케이시 역할을 수행하기 위한 다수 개의 버퍼들로 구성되는 제1 내지 제8 채널 블록;
    상기 제2 뱅크 블록의 분할면에 수직인 면에 상기 제1 내지 제8 채널 블록과 나란히 우측으로부터 같은 간격으로 이격되어 일렬로 구비되며, 각각이 케이시 역할을 수행하기 위한 다수 개의 버퍼들로 구성되는 제9 내지 제16 채널 블록;
    상기 제1 내지 제16 채널 블록의 출력 신호를 전송하는 16 개의 데이터 버스 라인들; 및
    어드레스 신호 및 어구성 선택 신호를 수신하여 이에 따라 상기 제1 내지 제16 입출력 단자들 및 상기 제1 내지 제16 채널 블록 간의 데이터 버스 라인들의 연결 상태를 제어 하여 전송 경로를 형성하는 멀티 플렉서;
    를 포함하는 버추얼 채널 에스디램.
  2. 제 1 항에 있어서,
    상기 어구성 선택 신호에 의해 X16의 어구성이 선택되는 경우에 상기 멀티플렉서는 상기 채널 블록들로부터 가장 멀리 떨어진 제1 입출력 단자와 상기 제2 내지 제16 입출력단자에 순서대로 제1, 제16, 제2, 제15, 제3, 제14, 제4, 제13, 제5 , 제12, 제6, 제11, 제7, 제10, 제8, 제9 채널 블록을 연결하도록 구성됨을 특징으로 하는 버추얼 채널 에스디램.
  3. 제 1 항에 있어서,
    상기 어구성 선택 신호에 의해 X8의 어구성이 선택되는 경우에 상기 멀티플렉서는 상기 채널 블록들로부터 가장 멀리 떨어진 상기 제1 입출력 단자와, 상기 제2, 제5, 제6, 제9, 제10, 제13, 제14 입출력 단자에 순서대로 제1 및 제2, 제15 및 제16, 제 3 및 제4, 제 13 및 제14, 제5 및 제6, 제11 및 제12, 제 7 및 제8, 제9 및 제10의 두 개씩의 채널 블록을 연결하도록 구성됨을 특징으로 하는 버추얼 채널 에스디램.
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