KR20020032022A - 입출력데이타의 전파경로 및 전파경로들 간의 차이를최소화하는 회로를 구비하는 반도체 메모리장치 - Google Patents

입출력데이타의 전파경로 및 전파경로들 간의 차이를최소화하는 회로를 구비하는 반도체 메모리장치 Download PDF

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Abstract

고속 메모리장치에 있어서, 입출력데이타의 전파경로 및 전파경로들 간의 차이를 최소화하는 회로를 구비하는 반도체 메모리장치를 개시한다. 상기 반도체 메모리장치는, 제1패드그룹, 제2패드그룹, 제1뱅크 내지 제4뱅크, 제1회로 및 제2회로를 구비한다. 상기 제1패드그룹은 다수의 데이타 입출력패드들 중 칩의 중심에서 가까운 복수 개의 패드들로 구성되고, 상기 제2패드그룹은 상기 다수의 데이타의 입출력패드 중 상기 제1패드그룹에 포함되지 않은 나머지 패드들의 집합이다. 상기 제1뱅크 내지 상기 제4뱅크는, 메모리 셀들이 설치되어 있는 제1블락 내지 제8블락을 순서대로 2개씩 포함하며, 상기 블락들의 데이타를 입출력하는 제1입출력부 내지 제8입출력부를 순서대로 2개씩 더 포함한다. 상기 제1회로는 상기 각 뱅크의 홀수 번째 입출력부들과 상기 제1패드그룹사이에 접속되어 멀티플렉서 기능을 한다. 상기 제2회로는 상기 각 뱅크의 짝수 번째 입출력부들과 상기 제2패드그룹사이에 접속되어 멀티플렉서 기능을 한다. 상기 제1회로와 상기 제2회로는 복수 개의 입출력센스증폭기로 대치되고, 상기 입출력부는 입출력멀티플렉서로 대치될 수 있다.

Description

입출력데이타의 전파경로 및 전파경로들 간의 차이를 최소화하는 회로를 구비하는 반도체 메모리장치{Memory device having circuits for minimizing the paths and the differences between paths of input/output data}
본 발명은 고속 메모리장치에 관한 것으로서, 특히 복수 개의 입출력데이타의 전파경로들을 최소화하고 전파경로들 간의 차이도 최소화하는 회로를 구비하는반도체 메모리장치에 관한 것이다.
Synchronous DRAM(SDRAM)은 동기를 일치시키는 스트로브신호와 시스템클락에 맞춰 데이타를 입출력하는 메모리장치이다. 일반적으로 SDRAM은 둘 이상의 뱅크(Bank)를 가지며, 각 뱅크끼리의 상관관계를 일치되게 하는 것이 바람직하다. 따라서 이러한 구조에서는 통상적으로 메모리 셀들에 대한 모든 주변회로들을 모든 뱅크에 대해 서로 대칭이 되도록 배치한다.
도 1은 SDRAM의 핀 배치의 일 예를 나타내는 핀 구성도(Pin Configuration)이고, 도 2는 상기 도 1에 도시된 핀 배치를 만족시키기 위하여 사용중인 기존의 SDRAM의 레이아웃상의 배치도를 나타낸다.
도 1을 참조하면, JEDEC standard로 정의되는 핀 구성도는, 어드레스(A0 내지 A11) 및 명령(CAS, RAS,) 등의 핀은 한 쪽에 치우쳐져 있으며, 데이타 핀(DQ0 ~ DQ15)들은 그 반대쪽으로 치우쳐져 있음을 알 수 있다.
도 2를 참조하면, 기존의 사용중인 SDARM의 레이아웃 상의 배치는, 4개의 뱅크들(A 내지 D)이 서로 인접하게 배열되고, 4개의 뱅크들(A 내지 D)의 중간에 데이타버퍼와 멀티플렉서의 기능을 가지는 DB/MUX(1)가 4개의 뱅크들(A 내지 D)과 데이타패드들(DQ 0 내지 15)을 접속하고 있다.
4개의 뱅크들(A 내지 D)은 각각 순서대로 2개씩의 블락들(A1 및 A2, B1 및 B2, C1 및 C2, D1 및 D2)을 구비하며, 각각의 블락은 출력되는 데이타의 수만큼의 입출력센스증폭기(IOSA : Input Output Sense Amplifier)들을 구비하여 이를 통해 데이타의 상태를 감지하고 증폭하여 출력시킨다.
4개의 뱅크들(A 내지 D)의 홀수 번째 블락들(A1, B1, C1 및 D1)은 16비트의 데이타 즉 DQ0 내지 DQ15 중에서 DQ0 내지 DQ7에 해당하는 8비트 데이타를 포함하는 셀들의 집합이며, 4개의 뱅크들(A 내지 D)의 짝수 번째 블락들(A2, B2, C2 및 D2)은 상기 16비트의 데이타 중에서 DQ8 내지 DQ15에 해당하는 8비트 데이타를 포함하는 셀들의 집합이다.
도 2를 참조하면, DB/MUX(1)의 일단에 연결된 패드들(DQ0 내지 DQ15)은 두 개의 그룹으로 구분할 수 있는데, 왼쪽에 있는 그룹은 DQ0 내지 DQ7에 해당하는 총8비트의 데이타를 입출력하고, 오른 쪽의 그룹은 DQ8 내지 DQ15에 해당하는 총8비트의 데이타를 입출력한다.
도 1과 도 2를 참조하면, 한 쪽으로 치우쳐있는 어드레스와 명령 패드들로부터의 신호는, 칩의 중앙을 거친 후 해당되는 메모리 셀까지 전파되어야하고, 메모리 셀로부터 출력된 데이타는 다른 한 쪽으로 치우쳐있는 데이타패드들까지 전파되어야 한다.
한 편, 칩이 대형화되면서 회로의 전체적인 성능이 단순히 단일 트랜지스터의 크기와 성능에 좌우되는 것이 아니라, 장거리 배선에 따른 신호들의 전파시간으로부터도 영향을 받기 시작하였다. 도 2를 참조하면, 진한 선으로 그려진 가장 긴 전파경로는 특정 신호의 전파시간을 너무 길게 만들며, 또한 점선으로 그려진 가장 짧은 전파경로와 진한 선으로 그려진 상기 가장 긴 전파경로와의 차이가 상당히 크다는 단점을 쉽게 짐작할 수 있다.
이러한 단점을 개선하기 위해서 메모리 집적회로의 핀 구성(PinConfiguration)을 변경하는 것은, 이미 오래 전부터 사용하던 시스템들과의 호환성 때문에 또 다른 문제를 발생시킬 가능성이 있으므로 칩 내부에서 그 해결점을 찾아야만 한다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 복수 개의 입출력데이타의 전파경로들을 최소화하면서 더불어 전파경로들 간의 차이도 최소화하는 회로를 구비하는 반도체 메모리장치를 제공하는 데 있다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 SDRAM의 핀 배치의 일 예를 나타내는 핀 구성도(Pin Configuration).
도 2는 도 1에 도시된 핀 배치를 만족시키기 위하여 사용중인 기존의 반도체 메모리장치의 블락도.
도 3은 도 1에 도시된 핀 배치를 만족시키기 위하여 제안된 본 발명의 제1실시예에 따른 반도체 메모리장치의 블락도.
도 4는 도 1에 도시된 핀 배치를 만족시키기 위하여 제안된 본 발명의 제2실시예에 따른 반도체 메모리장치의 블락도.
상기 기술적 과제를 달성하기 위한 본 발명의 제1태양에 따르면, 제1패드그룹, 제2패드그룹, 제1뱅크 내지 제4뱅크, 제1회로 및 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
상기 제1패드그룹은 다수의 데이타 입출력패드들 중 칩의 중심에서 가까운 복수 개의 패드들로 구성되고, 상기 제2패드그룹은 상기 다수의 데이타의 입출력패드 중 상기 제1패드그룹에 포함되지 않은 나머지 패드들의 집합이다.
상기 제1뱅크는, 데이타가 기록되어 있는 메모리 셀들을 포함하는 제1블락과 제2블락을 구비하며, 상기 제1블락과 상기 제2블락의 메모리 셀들의 데이타 상태를 감지하고 증폭하여 각각의 데이타를 입출력하는 복수 개의 입출력센스증폭기를 포함하는 제1입출력부와 제2입출력부를 더 구비한다.
상기 제2뱅크는, 데이타가 기록되어 있는 메모리 셀들을 포함하는 제3블락과 제4블락을 구비하며, 상기 제3블락과 상기 제4블락의 메모리 셀들의 데이타 상태를감지하고 증폭하여 각각의 데이타를 입출력하는 복수 개의 입출력센스증폭기를 포함하는 제3입출력부와 제4입출력부를 더 구비하고 상기 제1블락과 인접해있다.
상기 제3뱅크는 데이타가 기록되어 있는 메모리 셀들을 포함하는 제5블락과 제6블락을 구비하며, 상기 제5블락과 상기 제6블락의 메모리 셀들의 데이타 상태를 감지하고 증폭하여 각각의 데이타를 입출력하는 복수 개의 입출력센스증폭기를 포함하는 제5입출력부와 제6입출력부를 더 구비하고 상기 제1블락의 맞은 편에 있다.
상기 제4뱅크는 데이타가 기록되어 있는 메모리 셀들을 포함하는 제7블락과 제8블락을 구비하며, 상기 제7블락과 상기 제8블락의 메모리 셀들의 데이타 상태를 감지하고 증폭하여 각각의 데이타를 입출력하는 복수 개의 입출력센스증폭기를 포함하는 제7입출력부와 제8입출력부를 더 구비하고 상기 제2블락의 맞은 편에 있다.
상기 제1회로는 일단에 상기 제1입출력부, 상기 제3입출력부, 상기 제5입출력부 및 상기 제7입출력부들이 각각 순서대로 제1데이타버스, 제3데이타버스, 제5데이타버스 및 제7데이타버스를 통해 연결되고 다른 일단에 상기 제1패드그룹이 연결되며, 데이타를 상기 제1패드그룹을 구성하는 패드로부터 해당 뱅크들에 또는 뱅크들로부터 상기 제1패드그룹을 구성하는 해당 패드들에 전달하는 멀티플렉서 기능을 한다.
상기 제2회로는 일단에 상기 제2입출력부, 상기 제4입출력부, 상기 제6입출력부 및 상기 제8입출력부들이 각각 순서대로 제2데이타버스, 제4데이타버스, 제6데이타버스 및 제8데이타버스를 통해 연결되고 다른 일단에 상기 제2패드그룹이 연결되며, 데이타를 상기 제2패드그룹을 구성하는 패드들로부터 해당 뱅크들에 또는뱅크들로부터 해당 패드들에 전달하는 멀티플렉서 기능을 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2태양에 따르면, 제1패드그룹, 제2패드그룹, 제1뱅크 내지 제4뱅크, 제1회로 및 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리장치가 제공된다.
상기 제1패드그룹은 다수의 데이타 입출력패드들 중 칩의 중심에서 가까운 복수 개의 패드들로 구성되고, 상기 제2패드그룹은 상기 다수의 데이타의 입출력패드 중 상기 제1패드그룹에 포함되지 않은 나머지 패드들의 집합이다.
상기 제1뱅크는, 데이타가 기록되어 있는 메모리 셀들을 포함하는 제1블락과 제2블락을 구비하며, 상기 제1블락과 상기 제1회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제1입출력부 및 상기 제2블락과 상기 제2회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제2입출력부를 더 구비한다.
상기 제2뱅크는, 데이타가 기록되어 있는 메모리 셀들을 포함하는 제3블락과 제4블락을 구비하며, 상기 제3블락과 상기 제1회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제3입출력부 및 상기 제4블락과 상기 제2회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제4입출력부를 더 구비하고 상기 제1블락과 인접해있다.
상기 제3뱅크는 데이타가 기록되어 있는 메모리 셀들을 포함하는 제5블락과 제6블락을 구비하며, 상기 제5블락과 상기 제1회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제5입출력부 및 상기 제6블락과 상기 제2회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제6입출력부를 더 구비하고 상기제1블락의 맞은 편에 있다.
상기 제4뱅크는 데이타가 기록되어 있는 메모리 셀들을 포함하는 제7블락과 제8블락을 구비하며, 상기 제7블락과 상기 제1회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제7입출력부 및 상기 제8블락과 상시 제2회로 사이를 접속하는 복수 개의 입출력멀티플렉서를 포함하는 제8입출력부를 더 구비하고 상기 제2블락의 맞은 편에 있다.
상기 제1회로는 일단에 상기 제1입출력부, 상기 제3입출력부, 상기 제5입출력부 및 상기 제7입출력부들이 각각 순서대로 제1데이타버스, 제3데이타버스, 제5데이타버스 및 제7데이타버스를 통해 연결되고 다른 일단에 상기 제1패드그룹이 연결되며, 입출력되는 데이타의 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 구비한다.
상기 제2회로는 일단에 상기 제2입출력부, 상기 제4입출력부, 상기 제6입출력부 및 상기 제8입출력부들이 각각 순서대로 제2데이타버스, 제4데이타버스, 제6데이타버스 및 제8데이타버스를 통해 연결되고 다른 일단에 상기 제2패드그룹이 연결되며, 입출력되는 데이타의 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 구비한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 도 1에 도시된 핀 배치를 만족시키기 위한 본 발명의 제1실시예에 따른 반도체 메모리장치의 레이아웃상의 배치도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따른 반도체 메모리장치는, 제1패드그룹(11), 제2패드그룹(12), 제1뱅크(100) 내지 제4뱅크(400), 제1회로(13) 및 제2회로(14)를 구비한다.
제1패드그룹(11)은 다수의 데이타 입출력패드들 중, 칩의 중심에서 가까운 일부 패드들로 구성되고, 제2패드그룹(12)은 상기 다수의 데이타 입출력패드들 중, 제1패드그룹(11)에 포함되지 않은 나머지 패드들의 집합이다.
제1뱅크(100)는 메모리 셀들이 있는 제1블락(101)과 제1블락(101)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기(IOSA: Input Output Sense Amplifier)들을 포함하는 제1입출력부(61)를 구비하고, 메모리 셀들이 있는 제2블락(102)과 제2블락(102)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기들을 포함하는 제2입출력부(62)를 더 구비한다.
제2뱅크(200)는 메모리 셀들이 있는 제3블락(201)과 제3블락(201)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기들을 포함하는 제3입출력부(63)를 구비하고, 메모리 셀들이 있는 제4블락(202)과 제4블락(202)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기들을 포함하는 제4입출력부(64)를 더 구비하며 제1뱅크(100)에 인접한 곳에 설치되어 있다.
제3뱅크(300)는 메모리 셀들이 있는 제5블락(301)과 제5블락(301)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기들을 포함하는 제5입출력부(65)를 구비하고, 메모리 셀들이 있는 제6블락(302)과 제6블락(302)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기를 포함하는 제6입출력부(66)를 더 구비하며 제1뱅크(100)와 마주하고 있다.
제4뱅크(400)는 메모리 셀들이 있는 제7블락(401)과 제7블락(401)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기들을 포함하는 제7입출력부(67)를 구비하고, 메모리 셀들이 있는 제8블락(402)과 제8블락(402)의 데이타를 감지하고 증폭하여 입출력하는 복수 개의 입출력센스증폭기들을 포함하는 제8입출력부(68)를 더 구비하며 제2뱅크(200)와 마주하고 있다.
제1회로(13)는 일단에 제1입출력부(61), 제3입출력부(63), 제5입출력부(65) 및 제7입출력부(67)등 홀수 번째 입출력부들을 각각 연결한 제1데이타버스(51), 제3데이타버스(53), 제5데이타버스(55) 및 제7데이타버스(57)를 연결하고 다른 일단에 제1패드그룹(11)을 연결하며, 제1패드그룹(11)을 구성하는 패드들과 해당 뱅크들(100 내지 400) 사이에서 입출력되는 데이타를 멀티플렉싱 하는 기능을 한다.
제2회로(14)는 일단에 제2입출력부(62), 제4입출력부(64), 제6입출력부(66) 및 제8입출력부(68)등 짝수 번째 입출력부들을 각각 연결한 제2데이타버스(52), 제4데이타버스(54), 제6데이타버스(56) 및 제8데이타버스(58)를 연결하고 다른 일단에 제2패드그룹(12)을 연결하며, 제2패드그룹(12)을 구성하는 패드들과 해당 뱅크들(100 내지 400) 사이에서 입출력되는 데이타를 멀티플렉싱 하는 기능을 한다.
도 4는 본 발명의 제2실시예에 따른 반도체 메모리장치의 블락도이다.
도 4를 참조하면, 본 발명의 제2실시예에 따른 반도체 메모리장치는, 상기 도 3에 도시된 블락에서, 입출력되는 데이타의 멀티플렉서 기능을 하는제1회로(13) 및 제2회로(14)는 해당되는 데이타 입출력패드의 수만큼의 입출력센스증폭기들로 대치되고, 블락들(101, 102, 201,202, 301, 302, 401 및 402)과 제1회로(13) 및 제2회로(14) 사이에서 입출력되는 데이타를 감지하고 증폭하여 입출력하는 입출력센스증폭기는 복수 개의 입출력멀티플렉서(I0MUX)들로 각각 대치된다.
제1회로(13) 및 제2회로(14)의 대치된 입출력센스증폭기들은, 각각의 입출력부들(61 내지 68)과 패드그룹들(11, 12)사이에서 입출력되는 데이타를 감지하고 증폭하는 기능을 수행한다.
제1입출력부(61) 내지 제8입출력부(68)의 대치된 입출력멀티플렉서(IOMUX)들은, 패드그룹들(11, 12)로부터 제1회로(13) 및 제2회로(14)를 통해 전달된 데이타를 해당하는 메모리 셀들에 전달하거나, 메모리 셀들의 데이타를 제1회로(13) 및 제2회로(14)에 전달하는 기능을 한다.
상기의 구조를 갖는 본 발명의 실시예들에 따르면, 제1뱅크(100)를 구성하는 제1블락(101)과 제2블락(102)은, 각각 같은 수의 데이타를 입출력할 수 있으며, 제2뱅크(200) 내지 제4뱅크(400)를 각각 구성하는 제3블락(201)과 제4블락(202), 제5블락(301)과 제6블락(302) 및 제7블락(401)과 제8블락(402)도 서로 같은 관계를 가진다.
예를 들어 홀수 번째 블락들(101, 201, 301 및 401)이 총8비트의 데이타를 입출력한다면, 짝수 번째 블락들(102, 202, 302 및 402)도 총8비트의 데이타를 입출력한다.
홀수 번째 블락들(101, 201, 301 및 401)이 가지는 데이타비트의웨이트(Weight)들은 서로 같고, 마찬가지로 짝수 번째 블락들(102, 202, 302 및 402)이 가지는 데이타비트의 웨이트들도 서로 같다. 총 16비트(D0 내지 D15)의 데이타를 가정할 때, 홀수 번째 블락들(101, 201, 301 및 401)의 데이타가 D4 내지 D11등 8비트를 구성하면, 짝수 번째 블락들(102, 202, 302 및 402)의 데이타는 D0 내지 D3 및 D12 내지 D15의 8비트를 구성한다.
홀수 번째 블락들(101, 201, 301 및 401)과 짝수 번째 블락들(102, 202, 302 및 402)이 소속되는 각 뱅크들(100 내지 400)에서 차지하는 평면상의 위치는 서로 동일하다. 예를 들면, 홀수 번째 블락들(101, 201, 301 및 401)이 해당뱅크들(100 내지 400)의 왼쪽에 존재한다고 하면, 짝수 번째 블락들(102, 202, 302 및 402)은 해당뱅크들(100 내지 400)의 오른 쪽에 있게 된다.
상기 데이타는 입출력부들(61 내지 68)을 통해서 뱅크들(100 내지 400)의 내부 및 외부로 입출력되는데, 입출력부들(61 내지 68)은, 도 3에 도시된 바와 같은 제1실시예의 경우, 입출력되는 데이타와 같은 복수 개의 입출력센스증폭기(IOSA)들을 가지고, 도 4에 도시된 바와 같은 제2실시예의 경우, 입출력되는 데이타와 같은 복수 개의 입출력멀티플렉서(IOMUX)들을 가진다.
제1회로(13)의 위치는 연결되는 홀수 번째 데이타버스들(51, 53, 55 및 57)의 평균 전파길이가 같아지도록 배치되고, 제2회로(14)의 위치도 연결되는 짝수 번째 데이타버스들(52, 54, 56 및 58)의 전파길이가 같아지도록 배치되는 것이 바람직하다.
제1회로(13)와 제1패드그룹(11)사이 및 제2회로(14)와 제2패드그룹(12)사이는, 제1패드그룹(11) 및 제2패드그룹(12)을 구성하는 패드들의 수만큼의 금속라인으로 연결된다. 예를 들어 상기 패드들의 수가 8개면 상기 금속라인의 수는 각각 8개가 된다.
데이타버스(51 내지 58)들은 각각 복수 개의 입출력센스증폭기와 같은 복수 개의 버스를 구비한다. 예를 들면, 제1데이타버스(51)의 경우 해당하는 입출력센스증폭기의 수가 8개라면 8개의 버스라인을 구비한다.
본 발명에 따른 반도체 메모리장치가 웨이퍼에서 구현될 때, 데이타버스(51 내지 58)들의 길이와 폭은 같은 것이 바람직하다.
데이타를 반도체 메모리장치로부터 읽을(Read) 때, 제1실시예의 경우, 어드레스 신호에 의하여 지정된 메모리 셀들의 데이타는, 해당되는 입출력센스증폭기(IOSA)들, 해당되는 데이타버스들(51 내지 58)을 각각 거친 후, 홀수 번째 블락들(101, 201, 301 및 401)의 데이타는 제1회로(13)를 거쳐 제1패드그룹(11)을 구성하는 해당패드들에 전달되고, 짝수 번째 블락들(102, 202, 302 및 402)의 데이타는 제2회로(14)를 거쳐 제2패드그룹(12)을 구성하는 해당 패드들에 전달된다.
데이타를 반도체 메모리장치로부터 읽을(Read) 때, 제2실시예의 경우, 어드레스 신호에 의하여 지정된 메모리 셀들의 데이타는, 해당되는 입출력멀티플렉서(IOMUX)들, 해당되는 데이타버스들(51 내지 58)을 각각 거친 후, 홀수 번째 블락들(101, 201, 301 및 401)의 데이타는 제1회로(13)를 거쳐 제1패드그룹(11)을 구성하는 해당패드들에 전달되고, 짝수 번째 블락들(102, 202, 302 및402)의 데이타는 제2회로(14)를 거쳐 제2패드그룹(12)을 구성하는 해당 패드들에 전달된다.
데이타를 반도체 메모리장치에 기록할(Write) 때, 제1실시예의 경우, 제1패드그룹(11) 및 제2패드그룹(12)을 구성하는 패드들로 입력된 데이타들은 어드레스 신호의 지정에 따라, 각각 제1회로(13) 및 제2회로(14)에 전달되며 다시 해당 데이타버스들(51 내지 58) 및 해당 입출력센스증폭기(IOSA)들을 거쳐 최종적으로 해당 블락들(101, 102, 201, 202, 301, 302, 401 및 402)의 메모리 셀들에 기록된다.
데이타를 반도체 메모리장치에 기록할(Write) 때, 제2실시예의 경우, 제1패드그룹(11) 및 제2패드그룹(12)을 구성하는 패드들로 입력된 데이타들은 어드레스 신호의 지정에 따라, 각각 제1회로(13) 및 제2회로(14)에 전달되며 다시 해당 데이타버스(51 내지 58) 및 해당 입출력멀티플렉서(IOMUX)들을 거쳐 최종적으로 해당 블락들(101, 102, 201, 202, 301, 302, 401 및 402)의 메모리 셀에 기록된다.
도 3을 참조하면, 제1회로(13)와 홀수 번째 블락들(101, 201, 301 및 401)의 홀수 번째 입출력부들(61, 63, 65 및 67)간의 평균 전파경로는 서로 같고, 도 2에 도시된 종래의 사용중인 반도체 메모리장치와 비교하면, 가장 긴 전파경로와 가장 짧은 전파경로 간의 차이도 상당히 줄어든다는 것을 직관적으로도 알 수 있다.
또한 제2회로(14)와 짝수 번째 블락들(102, 202, 302 및 402)의 짝수 번째 입출력부들(62, 64, 66 및 68)간의 평균 전파경로도 서로 같고, 가장 긴 전파경로와 가장 짧은 전파경로 간의 차이도 제1회로(13)가 홀수 번째 블락들(101, 201, 301 및 401) 사이에서 가지는 값과 같다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 발명에서는 4개의 뱅크를 가정하고 설명하였으나 4개 이상의 뱅크의 경우도 적용 가능하며, 각 뱅크의 블락도 2개를 가정하였으나 2개 이상의 블락의 경우도 적용 가능하다는 것은 자명하다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치는, 복수 개의 출력데이타의 전파경로들을 최소화하고 전파경로들 간의 차이도 최소화하는 장점이 있다.

Claims (14)

  1. 패키지 핀들의 배열에 따라 정렬된 복수 개의 데이타 입출력패드들에 대응하여 설치된 복수 개의 데이타 뱅크를 가지는 반도체 메모리장치에 있어서,
    상기 복수 개의 데이타 입출력패드들을 일정한 기준으로 나뉘어 구분한 복수 개의 패드그룹들;
    메모리 셀들이 설치되어 있는 복수 개의 블락들, 상기 메모리 셀들에서 출력되는 데이타의 상태를 감지, 증폭하는 하는 복수 개의 입출력부를 각각 구비하는 복수 개의 뱅크들; 및
    상기 복수 개의 뱅크들과 상기 복수 개의 패드그룹들 사이를 접속하여 멀티플렉싱 하는 복수 개의 회로들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 복수 개의 패드그룹들은,
    상기 복수 개의 데이타 입출력패드들 중 칩의 중심에서 가까운 일부 패드들을 포함하는 제1패드그룹; 및
    상기 복수 개의 데이타 입출력패드들 중 상기 제1패드그룹에 포함되지 않은 나머지 패드들을 포함하는 제2패드그룹을 구비하고,
    상기 복수 개의 뱅크들은,
    메모리 셀들이 설치되어 있는 제1블락 및 제2블락, 상기 제1블락과 상기 제2블락을 구성하는 메모리 셀들의 데이타 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 포함하는 제1입출력부 및 제2입출력부를 각각 구비하는 제1뱅크;
    메모리 셀들이 설치되어 있는 제3블락 및 제4블락, 상기 제3블락과 상기 제4블락을 구성하는 메모리 셀들의 데이타 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 포함하는 제3입출력부 및 제4입출력부를 각각 구비하고 상기 제1뱅크에 인접한 제2뱅크;
    메모리 셀들이 설치되어 있는 제5블락 및 제6블락, 상기 제5블락과 상기 제6블락을 구성하는 메모리 셀들의 데이타 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 포함하는 제5입출력부 및 제6입출력부를 각각 구비하고 상기 제1뱅크와 마주하고 있는 제3뱅크; 및
    메모리 셀들이 설치되어 있는 제7블락 및 제8블락, 상기 제7블락과 상기 제8블락을 구성하는 메모리 셀들의 데이타 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 포함하는 제7입출력부 및 제8입출력부를 각각 구비하고 상기 제2뱅크와 마주하고 있는 제4뱅크를 구비하며,
    상기 복수개의 회로들은,
    일단에 상기 제1패드그룹이 접속되며 다른 일단에 상기 제1입출력부, 상기 제3입출력부, 상기 제5입출력부 및 상기 제7입출력부가 각각 제1데이타버스, 제3데이타버스, 제5데이타버스 및 제7데이타버스를 통해 접속되는 복수 개의 멀티플렉서를 포함하는 제1회로; 및
    일단에 상기 제2패드그룹이 접속되며 다른 일단에 상기 제2입출력부, 상기 제4입출력부, 상기 제6입출력부 및 상기 제8입출력부가 각각 제2데이타버스, 제4데이타버스, 제6데이타버스 및 제8데이타버스를 통해 접속되는 복수 개의 멀티플렉서를 포함하는 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1입출력부 내지 상기 제8입출력부는,
    각각 서로 같은 복수 개의 입출력센스증폭기를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  4. 제2항에 있어서, 상기 제1데이타버스 내지 상기 제8데이타버스는,
    길이 및 폭이 같은 것을 특징으로 하는 반도체 메모리장치.
  5. 제2항에 있어서,
    상기 각 뱅크의 홀수 번째 블락들과 짝수 번째 블락들이 해당 뱅크 내에서 차지하는 위치는 동일한 것을 특징으로 하는 반도체 메모리장치.
  6. 제2항에 있어서, 상기 각 블락들의 데이타는,
    상기 홀수 번째 블락의 메모리 셀들에서 입출력되는 데이타의 비트 웨이트(Bit Weight)들과 상기 짝수 번째 블락의 메모리 셀들에서 입출력되는 데이타의 비트 웨이트들은 서로 같은 것을 특징으로 하는 반도체 메모리장치.
  7. 제2항에 있어서, 상기 제1패드그룹 및 상기 제2패드그룹은,
    같은 복수 개의 패드를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  8. 패키지 핀들의 배열에 따라 정렬된 복수 개의 데이타 입출력패드들에 대응하여 설치된 복수 개의 데이타 뱅크를 가지는 반도체 메모리장치에 있어서,
    상기 복수 개의 데이타 입출력패드들을 일정한 기준으로 나뉘어 구분한 복수 개의 패드그룹들;
    메모리 셀들이 설치되어 있는 복수 개의 블락들, 상기 메모리 셀들에서 입출력되는 데이타를 멀티플렉싱 하는 복수 개의 입출력부를 각각 구비하는 복수 개의 뱅크들; 및
    상기 복수 개의 뱅크들과 상기 복수 개의 패드그룹들 사이를 접속하여 입출력데이타의 상태를 감지하여 증폭하는 복수 개의 회로들을 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제8항에 있어서, 상기 복수 개의 패드그룹들은,
    상기 복수 개의 데이타 입출력패드들 중 칩의 중심에서 가까운 일부 패드들을 포함하는 제1패드그룹; 및
    상기 복수 개의 데이타 입출력패드들 중 상기 제1패드그룹에 포함되지 않은 나머지 패드들을 포함하는 제2패드그룹을 구비하고,
    상기 복수 개의 뱅크들은,
    메모리 셀들이 설치되어 있는 제1블락 및 제2블락, 상기 제1블락과 상기 제2블락을 구성하는 메모리 셀들의 데이타를 출력시키는 복수 개의 입출력멀티플렉서를 포함하는 제1입출력부 및 제2입출력부를 각각 구비하는 제1뱅크;
    메모리 셀들이 설치되어 있는 제3블락 및 제4블락, 상기 제3블락과 상기 제4블락을 구성하는 메모리 셀들의 데이타를 입출력시키는 복수 개의 입출력멀티플렉서를 포함하는 제3입출력부 및 제4입출력부를 각각 구비하고 상기 제1뱅크에 인접한 제2뱅크;
    메모리 셀들이 설치되어 있는 제5블락 및 제6블락, 상기 제5블락과 상기 제6블락을 구성하는 메모리 셀들의 데이타를 입출력시키는 복수 개의 입출력멀티플렉서를 포함하는 제5입출력부 및 제6입출력부를 각각 구비하고 상기 제1뱅크와 마주하고 있는 제3뱅크; 및
    메모리 셀들이 설치되어 있는 제7블락 및 제8블락, 상기 제7블락과 상기 제8블락을 구성하는 메모리 셀들의 데이타를 입출력시키는 복수 개의 입출력멀티플렉서를 포함하는 제7입출력부 및 제8입출력부를 각각 구비하고 상기 제2뱅크와 마주하고 있는 제4뱅크를 구비하며,
    상기 복수 개의 회로들은,
    일단에 상기 제1패드그룹이 접속되며 다른 일단에 상기 제1입출력부, 상기 제3입출력부, 상기 제5입출력부 및 상기 제7입출력부가 각각 제1데이타버스, 제3데이타버스, 제5데이타버스 및 제7데이타버스를 통해 접속되고, 출력되는 데이타의 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 포함하는 제1회로; 및
    일단에 상기 제2패드그룹이 접속되며 다른 일단에 상기 제2입출력부, 상기 제4입출력부, 상기 제6입출력부 및 상기 제8입출력부가 각각 제2데이타버스, 제4데이타버스, 제6데이타버스 및 제8데이타버스를 통해 접속되고, 출력되는 데이타의 상태를 감지하여 증폭하는 복수 개의 입출력센스증폭기를 포함하는 제2회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 제1입출력부 내지 상기 제8입출력부는,
    각각 서로 같은 복수 개의 입출력멀티플렉서(IOMUX)를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 제1데이타버스 내지 상기 제8데이타버스는,
    길이 및 폭이 같은 것을 특징으로 하는 반도체 메모리장치.
  12. 제9항에 있어서,
    상기 각 뱅크의 홀수 번째 블락들과 짝수 번째 블락들이 해당 뱅크 내에서 차지하는 위치는 동일한 것을 특징으로 하는 반도체 메모리장치.
  13. 제9항에 있어서, 상기 각 블락들의 데이타는,
    상기 홀수 번째 블락의 메모리 셀들에서 입출력되는 데이타의 비트 웨이트들과 상기 짝수 번째 블락의 메모리 셀들에서 입출력되는 데이타의 비트 웨이트들은 서로 같은 것을 특징으로 하는 반도체 메모리장치.
  14. 제9항에 있어서, 상기 제1패드그룹 및 상기 제2패드그룹은,
    같은 복수 개의 패드를 포함하는 것을 특징으로 하는 반도체 메모리장치.
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