KR19980071839A - 오류 데이터 저장 시스템 - Google Patents

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KR19980071839A
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Abstract

다중 데이터 비트 디바이스의 테스트로부터 축적된 데이터를 유지할 수 있는 오류 데이터 저장 시스템이 공개된다. 메모리 테스터기(1)로부터의 오류 데이터는 메모리 집적회로(6)에 저장되기 전에 논리합 게이트(12)에 의해 한 사이클 이전의 동일 어드레스에서의 오류 데이터에 논리합 연산되고, 그 연산 결과는 플립플롭(13)에 입력된다. 3상태 버퍼(14)가 인에이블 상태에 있을 때, 플립플롭(13)의 출력은 메모리 집적회로(6)에 입력되고, 논리합 게이트(12)에 피드백된다. 더욱이, 메모리 집적회로의 각 비트는 상술한 데이터 제어기(10-1, 10-2, 10-3 및 10-4)를 구비한다. 그러므로, 오류 데이터 저장 시스템은 다중 데이터 비트 디바이스 테스트 중에도 축적된 데이터를 유지할 수 있게 된다. 데이터 제어기들이 메모리 집적회로의 모든 비트에 대해 마련되어 있기 때문에, 메모리 직접회로의 모든 비트를 제어하는 것이 가능하고 테스트된 디바이스의 오류 데이터들이 축적되게 된다.

Description

오류 데이터 저장 시스템
본 발명은 메모리 집적회로와 같은 집적회로(IC : Integrated Circuit)를 테스트한 결과 발생되는 오류 데이터를 저장하는데 사용되는 오류 데이터 저장 시스템에 관한 것이다.
메모리 집적회로를 내장하여 구비한 디바이스들의 성능이 향상되는 것과 같이, 메모리 집적회로들에 있어서도 그 속도가 향상되고 용량 또한 증가되고 있다. 예를 들어, 64 메가 비트(Mbit) 메모리 디바이스들이 현재 양산되고 있고 256 Mbit 메모리 디바이스들은 시제품 생산 단계에 있다. 더욱이, 메모리 집적회로들의 용량 증가에 따라, 8비트 또는 16비트와 같은 다중 데이터 비트 메모리 디바이스들이 보편화되고 있다. 다중 데이터 비트 메모리 디바이스들을 테스트함에 있어서, 집적회로 테스터기는 오류 결과의 분석을 위해 오류 데이터를 저장하기 위한 오류 데이터 저장 회로를 갖추고 있다.
용량이 큰 다중 데이터 비트 메모리 집적회로를 테스트하기 위한 테스터기에 대해서는 고 성능의 오류 데이터 저장 시스템이 요구된다. 그러므로, 다중 데이터 비트 메모리 디바이스에 부합하는 제어 회로가 오류 데이터 저장 회로에 요구된다.
메모리 집적회로들의 오류 데이터를 저장하기 위한 오류 데이터 저장 회로들에는 메모리 디바이스들이 일반적으로 사용된다. 도 3은 1비트 구조의 메모리 디바이스(60)가 사용되는 종래의 제어회로의 블록도를 보여준다. 도 3에 의하면, 테스트 후의 오류 데이터는 메모리 집적회로(60)에 대한 타이밍 클럭에 동기되어 기록 펄스(/WE)로써 메모리 집적회로(60)에 입력된다. 그와 동시에, 기록 어드레스 선택 신호가 어드레스 선택 신호 발생기(54)로부터 입력된다. 오류 데이터 저장 시스템(61)은 테스트 중인 디바이스의 동일 어드레스에 대해 테스트 패턴을 사용하여 테스트할 수 있도록, 복수의 액세스를 제공한다. 이와 같은 경우에, 이전의 데이터를 삭제하지 않고서, 오류 데이터를 각 메모리 집적회로에 대해 축적된 데이터로써 저장할 필요가 있다. 결과적으로, 메모리 집적회로(60)로부터 입력되는 데이터는 제지되고, 오류 데이터가 신호(/WE)로써 입력된다. 도 4는 도 3에 표시된 신호들의 천이를 나타내는 타이밍도이다.
상기와 같은 종래의 오류 데이터 저장 시스템에서는 오류 데이터 메모리로 사용되는 다중 데이터 비트 디바이스의 모든 비트를 독립적으로 제어할 수 없다는 문제점이 있다. 이러한 이유로, 테스트가 행해질 때마다 동일 어드레스에 대한 오류 데이터가 덮어 쓰여지게 되고, 축적된 데이터가 저장될 수 없게 된다.
본 발명이 이루고자 하는 기술적인 과제는 테스트 결과를 저장하기 위해 다중 데이터 비트 디바이스가 사용되는 경우에 데이터 축적을 가능하게 하는 오류 데이터 저장 시스템을 제공하는 데 있다.
도 1은 본 발명의 일 실시예에 따른 오류 데이터 저장 시스템을 보여주는 블록도이다.
도 2는 각 신호들의 천이를 보여주는 타이밍도이다.
도 3은 1비트 구조의 메모리 디바이스가 사용되는 종래의 제어 회로의 블록도이다.
도 4는 도 3에 도시된 각 신호의 천이를 보여주는 타이밍도이다.
본 발명이 이루고자 하는 기술적인 과제를 해결하기 위한 오류 데이터 저장 시스템은 메모리 집적회로 테스트 장치로부터 출력되는 오류 데이터와 오류 데이터를 저장하는 메모리 집적회로의 출력 데이터를 논리합 연산하는 논리합(OR) 게이트; 시스템 클럭에 동기되어 상기 논리합 게이트의 출력 데이터를 저장하는 플립플롭; 및 메모리 집적회로의 기록 타이밍에 동기시켜 상기 플립플롭의 출력을 상기 메모리 집적회로에 제공하는 스위치를 포함하는 것이 바람직하다.
본 발명의 오류 데이터 저장 시스템에 따르면, 메모리 집적회로 테스트 장치에 의한 오류 데이터는 메모리 집적회로에 저장되기 전에 이전 사이클에서 동일한 어드레스의 오류 데이터에 논리적으로 가산된다. 가산 결과는 플립플롭에 입력된다. 스위치가 인에이블 상태에 있을 때, 플립플롭의 출력은 메모리 집적회로에 입력되며 또한 논리합 게이트에 피드백 된다.
이하, 본 발명의 일 실시예에 따른 오류 데이터 저장 시스템을 도 1을 참조하여 설명한다.
도 1은 오류 데이터 저장 시스템을 보여주는 블록도이다.
도 1에 있어, 오류 데이터 저장 시스템(2) 내에 있는 메모리 집적회로(6)는 4비트 시스템이다. 각 비트는 디바이스 테스트가 종료된 후에 데이터 제어기들(10-1, 10-2, 10-3 및 10-4 : 여기서 10-n은 메모리 집적회로의 n번째 비트에 각각 해당함)에 의해 출력되는 오류 데이터를 저장한다.
데이터 제어기(10-1)를 예를 들어 설명한다. 논리합 게이트(12)는 디바이스 테스트의 오류 데이터와 한 사이클 이전에 저장된 오류 데이터에 대해 논리합 연산을 수행하여 연산 결과를 출력한다. 플립플롭(13)은 기록 신호(/WE)가 인에이블 되었을 때 논리합 게이트(12)에서 출력되는 오류 데이터를 래치한다. 3상태 버퍼(Tri-State Buffer : 14)는 신호(/WE)가 인에이블 되었을 때 플립플롭(13)에 의해 래치된 오류 데이터를 출력한다. 데이터 제어기들(10-2, 10-3, 10-4) 각각은 상기 데이터 제어기(10-1)와 동일한 구조를 가지고 있다.
다음에는, 상기 블록도에서 설명된 본 발명의 실시예의 동작을 설명한다. 메모리 집적회로(6)는 4비트의 입출력 핀들을 가지고 있다. 그 예로써, 1비트의 경우만을 설명한다. 그렇지만, 나머지 3비트들 각각도 동일하게 동작한다.
오류 데이터는 메모리 테스터기(1)에서 디바이스 테스트로부터 발생되고, 상기 오류 데이터는 타이밍 발생기(3)에서 출력되는 시스템 클럭에 동기되어 오류 데이터 저장 시스템(2)으로 전송된다. 메모리 집적회로(6)에 저장된 오류 데이터는, 독취 신호(/OE)와 신호(/CS)를 지정하므로써, 입출력핀(I/O 1)으로부터 독출된다. 독출된 오류 데이터는 데이터 제어기(10-1) 내에 있는 논리합 게이트(12)에 입력된다. 상기 오류 데이터는 디바이스 테스트에 의해 발생된 오류 데이터에 논리합 연산되고, 그 결과는 플립플롭(13)에 의해 래치된다. 상술한 오류 데이터가 플립플롭(13)에 의해 래치되기 전에, 데이터 제어기(10-1)는 독출 모드(READ Mode)에 있게 된다. 이 경우에, 데이터 제어기(10-1)의 3상태 버퍼(14)에 입력되는 인에이블 신호(/EN)가 하이 레벨을 가지기 때문에 3상태 버퍼(14)의 출력은 하이 임피던스 상태가 된다. 즉, 메모리 집적회로(6)로부터 독출된 데이터는 논리합 게이트(12)에 이르게 된다.
오류 데이터가 플립플롭(13)에 의해 래치된 후에, 데이터 제어기(10-1)는 기록 모드(WRITE Mode)로 전환된다. 플립플롭(13)에 의해 출력되는 오류 데이터는 3상태 버퍼(14)를 경유하여 메모리 집적회로(6)에 입력된다. 여기서 기록 모드 동작이 종료되고 독출 모드가 뒤이어 행해지는데. 이에 대해서는 위에서 설명하였다. 그 다음, 이 두 가지 모드들이 교대로 반복하여 실행된다.
도 2는 도 1의 각 신호들의 천이를 보여주는 타이밍도이다.
오류 데이터(D1)는 시스템 클럭에 동기되어 일정한 주기를 가지고 데이터 제어기(10-1)로 출력된다. 메모리 집적회로(6)는 로우 레벨로 천이하는 독출 신호(/OE)에 의해 독출 모드로 전환된다. 이 모드에서 신호(ADD)는 신호(/CS)가 하강 에지에서 하강하는 타이밍에서 읽혀진다. 오류 데이터(D1)는 논리합 게이트(12)에서 오류 데이터(D2)와 논리합 연산된다. 논리합 게이트(12)의 출력은 플립플롭(13)에 입력되어, 클럭 신호(CK)에 의해 래치된다. 이 래치 동작 후에, 기록 신호(/WE)가 인에이블되고 독출 신호(/OE)가 디스에이블되어 기록 모드가 시작된다.
기록 모드에서는, 3상태 버퍼(14)에 입력되는 인에이블 신호(/EN)가 로우 레벨로 전환된다. 따라서, 플립플롭(13)에 의해 출력되는 오류 데이터의 첫 번째 비트(비트 1)는 메모리 집적회로(6)의 입출력핀(I/O 1)에 입력된다. 상술한 바와 같이, 본 발명의 실시예는 오류 데이터를 저장하는 메모리 집적회로의 동일 어드레스에 대해 독출/기록 동작을 수행한다. 이러한 방식으로, 이전의 데이터가 항상 참조되며 그 내용들이 유지된다. 다시 말해서, 테스트 중에 특정 어드레스에서 한 항목의 오류 데이터가 일단 검출되면, 다른 어드레스에서 그 오류 데이터가 사라져 없어진다 해도 그 항목은 남아있게 되며 오류 데이터 시스템 내에 축적된 오류-데이터로써 저장되어 있게된다.
아울러, 임시 기억장치로써 위에서 언급된 플립플롭이 사용되었는데, 상기 플립플롭은 래치와 같은 다른 기억장치로 대체될 수도 있다. 또한 위에서 언급된 3상태 버퍼는 메모리 집적회로의 독출 또는 기록 타이밍에 따라 켜지거나 꺼지는데, 이것은 스위치와 같은 다른 소자로 대체될 수 있다.
더욱이, 이상에서 보여진 메모리 테스터기의 구성 등은 단지 한 예에 불과할 뿐이고, 본 발명이 이 예에 한정되는 것은 아니다.
본 발명의 실시예에 따르면, 집적회로 테스트시 발생된 오류 데이터는 메모리 집적회로에 저장되기 전에 논리합 게이트에 의해 한 사이클 이전의 오류데이터에 논리합 연산되며, 그 연산 결과는 플립플롭에 입력된다. 결과적으로, 스위치가 인에이블 상태에 있을 때, 플립플롭의 출력이 메모리 집적회로에 입력되며, 이것은 다시 논리합 게이트에 피드백된다. 그러므로, 오류 데이터 저장 시스템은 다중 데이터 비트 디바이스 테스트중에도 축적된 데이터를 유지할 수 있게 된다. 데이터 제어기들이 메모리 집적회로의 모든 비트에 마련되어 있기 때문에, 메모리 직접회로의 모든 비트를 제어하는 것이 가능하고 테스트된 디바이스의 오류 데이터들이 축적되게 된다.

Claims (2)

  1. 메모리 집적회로 테스트 장치로부터 출력되는 오류 데이터와 오류 데이터를 저장하는 메모리 집적회로의 출력 데이터를 논리합 연산하는 논리합 게이트, 시스템 클럭에 동기되어 상기 논리합 게이트의 출력 데이터를 저장하는 플립플롭 및 메모리 집적회로의 기록 타이밍에 동기시켜 상기 플립플롭의 출력을 상기 메모리 집적회로에 제공하는 스위치를 포함하는 오류 데이터 저장 시스템.
  2. 제 1항에 있어서, 상기 논리합 게이트, 상기 플립플롭 및 상기 스위치는 상기 메모리 집적회로에 저장될 오류 데이터를 유지하는 데이터 제어기를 구성하고, 상기 데이터 제어기는 상기 메모리 집적회로의 모든 비트에 대해 마련되는 것을 특징으로 하는 오류 데이터 저장 시스템.
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